基于FPGA的芯片核心验证装置和方法制造方法及图纸

本发明专利技术提供一种基于FPGA的芯片核心验证装置和方法，通过在IP单元的外侧连接一个由寄存器和选择器组成的芯片核心验证装置，当进行FPGA验证时，将需要读取的待验证中间数据缓存到芯片核心验证装置的寄存单元中，并将寄存单元300连接至系统总线中，使得处理模块通过系统总线读取寄存单元的待验证中间数据，使得IP设计在FPGA验证阶段出现问题之后更加快速、清晰的定位错误，通过对IP中可能会对功能产生影响的待验证中间数据的读取，使验证更加可靠。另外，在电路实现中通过增加选择单元和使能信号来选择需要读取的线网或者寄存器，避免地址空间的浪费。空间的浪费。空间的浪费。

【技术实现步骤摘要】
基于FPGA的芯片核心验证装置和方法


[0001]本专利技术涉及可编程阵列逻辑
，特别涉及一种基于FPGA的芯片核心验证装置和方法。

技术介绍

[0002]在芯片的IP(Intelligent Property)核设计之后需要对IP进行FPGA(Field Programmable Gate Array，可编程阵列逻辑)验证，在FPGA的验证过程中无法采用仿真一样的方法看到所有信号的值，只能通过读挂在总线上的寄存器上的值判断IP在验证的过程中是否出现错误。而通过Keil工程对FPGA芯片进行编程时候也只能通过打印寄存器来判断是否出错。
[0003]因此，现有技术中缺少对IP有效的验证方法。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种基于FPGA的芯片核心验证装置和方法。
[0005]一种基于FPGA的芯片核心验证装置，包括：与逻辑单元、选择单元和至少一个寄存单元；
[0006]所述与逻辑单元的第一输入端用于与时钟脉冲信号端连接，所述与逻辑单元的第二输入端用于与使能端连接，所述与逻辑单元的输出端与各所述寄存单元；所述选择单元的输入端用于连接IP单元，所述选择单元的输出端于各所述寄存单元的输入端连接；所述寄存单元的输出端用于通过总线接口与处理模块连接；
[0007]所述选择单元用于接收所述IP单元的待验证中间数据，将所述待验证中间数据发送至所述寄存单元，所述与逻辑单元用于接收时钟脉冲信号端的信号以及所述时钟脉冲信号端的信号，控制所述寄存单元工作，所述寄存单元用于存储所述待验证中间数据，所述处理模块用于读取所述寄存单元存储的所述待验证中间数据，对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
[0008]在其中一个实施例中，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。
[0009]在其中一个实施例中，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，所述与逻辑单元的输出端与各所述第一寄存器的第一输入端以及所述第二寄存器的第一输入端连接，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出
端与所述第二寄存器的第二输入端连接，所述第二寄存器的输出端用于通过总线接口与处理模块连接。
[0010]在一个实施例中，所述第一寄存器为可读写寄存器。
[0011]在一个实施例中，述第二寄存器为可读写寄存器。
[0012]在其中一个实施例中，所述与逻辑单元包括与逻辑门。
[0013]在其中一个实施例中，所述验证中间数据包括线网值和FPGA的中间寄存器的值。
[0014]一种基于FPGA的芯片核心验证方法，包括：
[0015]通过选择单元接收IP单元的待验证中间数据；
[0016]由寄存单元存储所述待验证中间数据；
[0017]通过处理模块对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
[0018]在一个实施例中，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。
[0019]在一个实施例中，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出端与所述第二寄存器的第二输入端连接，所述第二寄存器的输出端用于通过总线接口与处理模块连接。
[0020]上述基于FPGA的芯片核心验证装置和方法，在IP单元的外侧连接一个由寄存器和选择器组成的芯片核心验证装置，当进行FPGA验证时，将需要读取的待验证中间数据缓存到芯片核心验证装置的寄存单元中，并将寄存单元连接至系统总线中，使得处理模块通过系统总线读取寄存单元的待验证中间数据，使得IP设计在FPGA验证阶段出现问题之后更加快速、清晰的定位错误，通过对IP中可能会对功能产生影响的待验证中间数据的读取，使验证更加可靠。另外，在电路实现中通过增加选择单元和使能信号来选择需要读取的线网或者寄存器，避免地址空间的浪费。
附图说明
[0021]图1为一个实施例中基于FPGA的芯片核心验证装置的逻辑连接示意图；
[0022]图2为一个实施例中基于FPGA的芯片核心验证方法的流程示意图；
[0023]图3为另一个实施例中基于FPGA的芯片核心验证方法的流程示意图。
具体实施方式
[0024]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0025]实施例一
[0026]本实施例中，如图1所示，提供了一种基于FPGA的芯片核心验证装置，包括：与逻辑
单元100、选择单元200和至少一个寄存单元300；所述与逻辑单元100的第一输入端用于与时钟脉冲信号端连接，所述与逻辑单元100的第二输入端用于与使能端连接，所述与逻辑单元100的输出端与各所述寄存单元300；所述选择单元200的输入端用于连接IP单元，所述选择单元200的输出端于各所述寄存单元300的输入端连接；所述寄存单元300的输出端用于通过总线接口410与处理模块连接；
[0027]所述选择单元200用于接收所述IP单元的待验证中间数据，将所述待验证中间数据发送至所述寄存单元300，所述与逻辑单元100用于接收时钟脉冲信号端的信号以及所述时钟脉冲信号端的信号，控制所述寄存单元300工作，所述寄存单元300用于存储所述待验证中间数据，所述处理模块用于读取所述寄存单元300存储的所述待验证中间数据，对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
[0028]本实施例中，如图1所示，AMBA Interface为总线接口，该总线接口支持AMBA总线协议，AMBA为由ARM(Advanced RISC Machines)公司研发推出的片上总线，支持的协议包括AHB协议和APB协议本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的芯片核心验证装置，其特征在于，包括：与逻辑单元、选择单元和至少一个寄存单元；所述与逻辑单元的第一输入端用于与时钟脉冲信号端连接，所述与逻辑单元的第二输入端用于与使能端连接，所述与逻辑单元的输出端与各所述寄存单元；所述选择单元的输入端用于连接IP单元，所述选择单元的输出端于各所述寄存单元的输入端连接；所述寄存单元的输出端用于通过总线接口与处理模块连接；所述选择单元用于接收所述IP单元的待验证中间数据，将所述待验证中间数据发送至所述寄存单元，所述与逻辑单元用于接收时钟脉冲信号端的信号以及所述时钟脉冲信号端的信号，控制所述寄存单元工作，所述寄存单元用于存储所述待验证中间数据，所述处理模块用于读取所述寄存单元存储的所述待验证中间数据，对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。2.根据权利要求1所述的装置，其特征在于，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。3.根据权利要求2所述的装置，其特征在于，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，所述与逻辑单元的输出端与各所述第一寄存器的第一输入端以及所述第二寄存器的第一输入端连接，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出端与所述第二寄存器的第二输入端连接...

【专利技术属性】
技术研发人员：陈俊宇，肖梁山，顾健功，张国兵，黄紫朱，
申请(专利权)人：珠海格力电器股份有限公司，
类型：发明
国别省市：