三维半导体存储器件以及包括三维半导体存储器件的电子系统技术方案

一种三维半导体存储器件，包括：第一衬底；具有外围晶体管的外围电路结构，在第一衬底上；第二衬底，在外围电路结构上；下绝缘层，与第二衬底的侧面接触，所述下绝缘层的顶面具有凹形轮廓；第一堆叠件，在第二衬底上，所述第一堆叠件包括重复交替的第一层间介电层和第一栅电极；以及第一模制结构，在下绝缘层上，所述第一模制结构包括重复交替的第一牺牲层和第二层间介电层，并且第一模制结构的顶面在比第一堆叠件的最顶面低的高度处。一堆叠件的最顶面低的高度处。一堆叠件的最顶面低的高度处。

【技术实现步骤摘要】
三维半导体存储器件以及包括三维半导体存储器件的电子系统
[0001]相关申请的交叉引用
[0002]本专利申请要求于2021年4月9日在韩国知识产权局递交的韩国专利申请No.10
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2021
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0046501的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及三维半导体存储器件以及包括该三维半导体存储器件的电子系统，并且具体地，涉及包括竖直沟道结构的非易失性三维半导体存储器件、制造该非易失性三维半导体存储器件的方法、以及包括该非易失性三维半导体存储器件的电子系统。

技术介绍

[0004]需要能够存储大量数据的半导体器件作为电子系统的一部分。需要半导体器件的更高集成度来满足消费者对大数据存储容量、卓越性能和低廉价格的需求。在二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积确定，因此集成度受精细图案形成技术水平的很大影响。然而，提高图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体器件的集成度设置了实际限制。因此，最近已经提出了包括三维布置的存储单元的三维半导体存储器件。

技术实现思路

[0005]根据实施例，三维半导体存储器件可以包括：第一衬底；包括外围晶体管的外围电路结构，设置在所述第一衬底上；第二衬底，设置在外围电路结构上；下绝缘层，与第二衬底的侧面接触；第一堆叠件，包括交替并重复地堆叠在第二衬底上的层间介电层和栅电极；第一模制结构，包括交替并重复地堆叠在下绝缘层上的牺牲层和层间介电层。下绝缘层的顶面可以具有凹形轮廓，并且第一模制结构的顶面可以位于比第一堆叠件的最顶面低的高度处。
[0006]根据实施例，一种三维半导体存储器件可以包括：第一衬底，包括单元阵列区、接触区和外围区；包括外围晶体管的外围电路结构，设置在第一衬底上；第二衬底，设置在外围电路结构上，并从单元阵列区延伸到接触区；下绝缘层，设置在外围区上以与第二衬底的侧面接触；堆叠件，包括交替并重复地堆叠在第二衬底上的层间介电层和栅电极；源极结构，在第二衬底与堆叠件之间沿水平方向延伸；模制结构，包括交替并重复地堆叠在下绝缘层上的牺牲层和层间介电层；平坦化绝缘层，覆盖堆叠件和模制结构；多个竖直沟道结构，设置在单元阵列区与接触区上以贯穿平坦化绝缘层、堆叠件和源极结构，并与第二衬底接触；多个单元接触插塞，设置在接触区上以贯穿平坦化绝缘层并与堆叠件的各个栅电极接触；以及多个通孔，设置在外围区上以贯穿平坦化绝缘层、模制结构和下绝缘层，并与外围电路结构的外围晶体管电连接。模制结构可以在外围区上具有凹形顶面，并且模制结构的凹形顶面可以位于比堆叠件的最顶面和平坦化绝缘层的顶面低的高度处。
[0007]根据实施例，电子系统可以包括：三维半导体存储器件，该三维半导体存储器件包括第一衬底、在第一衬底上的外围电路结构、在外围电路结构上的第二衬底、与第二衬底的侧面接触的下绝缘层、在第二衬底上的堆叠件、在下绝缘层上的模制结构、在堆叠件和模制结构上的上绝缘层、以及在上绝缘层上的输入/输出焊盘；以及控制器，通过输入/输出焊盘连接到三维半导体存储器件，并被配置为控制三维半导体存储器件。下绝缘层的顶面可以具有凹形轮廓，并且模制结构的顶面可以位于比堆叠件的最顶面低的高度处。
附图说明
[0008]通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
[0009]图1是根据实施例的包括三维半导体存储器件的电子系统的示意图。
[0010]图2是根据实施例的包括三维半导体存储器件的电子系统的透视图。
[0011]图3和图4分别是沿图2的线I
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I
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和II
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II
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的示意性截面图。
[0012]图5是根据实施例的三维半导体存储器件的平面图。
[0013]图6是沿图5的线I
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I
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和II
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II
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的截面图。
[0014]图7和图8分别是图6中部分“A”和“B”的放大图。
[0015]图9至图14是制造图6的三维半导体存储器件的方法中各阶段的截面图。
[0016]图15、图16和图20是根据实施例的三维半导体存储器件的截面图。
[0017]图17至图19是制造图16的三维半导体存储器件的方法中各阶段的截面图。
具体实施方式
[0018]图1是示出了根据实施例的包括三维半导体存储器件的电子系统的示意图。
[0019]参考图1，电子系统1000可以包括三维半导体存储器件1100以及电连接到三维半导体存储器件1100的控制器1200。电子系统1000可以是包括一个或多个三维半导体存储器件1100的存储设备，或者包括该存储设备的电子设备。例如，电子系统1000可以是设置有至少一个三维半导体存储器件1100的固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗系统或通信系统。
[0020]三维半导体存储器件1100可以是非易失性存储器件(例如，下面要描述的三维NAND FLASH存储器件)。三维半导体存储器件1100可以包括第一区1100F以及第一区1100F上的第二区1100S。例如，第一区1100F可以布置在第二区1100S旁边。第一区1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路区。第二区1100S可以是存储单元区，该存储单元区包括位线BL、公共源极线CSL、字线WL、第一线LLl和LL2、第二线UL1和UL2、以及位线BL与公共源极线CSL之间的存储单元串CSTR。
[0021]在第二区l100S中，存储单元串CSTR中的每一个可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2，以及布置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据实施例，第一晶体管LTl和LT2的数量以及第二晶体管UT1和UT2的数量可以不同地改变。
[0022]在实施例中，第一晶体管LT1和LT2可以包括接地选择晶体管，而第二晶体管UT1和UT2可以包括串选择晶体管。第一线LL1和LL2可以分别用作第一晶体管LT1和LT2的栅电极。
字线WL可以用作存储单元晶体管MCT的栅电极。第二线UL1和UL2可以分别用作第二晶体管UT1和UT2的栅电极。
[0023]在实施例中，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和接地选择晶体管LT2。第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LTl和第二擦除控制晶体管UT2中的至少一个可以用于使用栅极感应漏极泄漏(GIDL)现象擦除存储单元晶体管MCT中存储的数据的擦除操作。
[0024]公共源极线CSL、第一线LL1和LL2、字线WL、以及第二线UL1和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器件，包括：第一衬底；具有外围晶体管的外围电路结构，在所述第一衬底上；第二衬底，在所述外围电路结构上；下绝缘层，与所述第二衬底的侧面接触，所述下绝缘层的顶面具有凹形轮廓；第一堆叠件，在所述第二衬底上，所述第一堆叠件包括重复交替的第一层间介电层和第一栅电极；以及第一模制结构，在所述下绝缘层上，所述第一模制结构包括重复交替的第一牺牲层和第二层间介电层，并且所述第一模制结构的顶面在比所述第一堆叠件的最顶面低的高度处。2.根据权利要求1所述的器件，其中，所述第一衬底包括：单元阵列区；接触区，从所述单元阵列区沿第一方向延伸，所述第一堆叠件从所述单元阵列区延伸到所述接触区；以及外围区，在与所述第一方向交叉的第二方向上与所述单元阵列区和所述接触区相邻，所述第一模制结构在所述外围区上。3.根据权利要求1所述的器件，其中，所述第一模制结构的至少一部分根据所述下绝缘层的顶面朝向所述下绝缘层弯曲，所述第一模制结构在水平方向上与所述第二衬底重叠。4.根据权利要求1所述的器件，还包括覆盖所述第一堆叠件和所述第一模制结构的第一平坦化绝缘层，所述第一平坦化绝缘层的顶面与所述第一堆叠件的最顶面共面，并在比所述第一模制结构的顶面高的高度处。5.根据权利要求4所述的器件，还包括通孔，所述通孔中的每一个贯穿所述第一平坦化绝缘层、所述第一模制结构和所述下绝缘层，并且所述通孔中的每一个与所述外围电路结构的至少一个外围晶体管电连接。6.根据权利要求4所述的器件，其中，所述第一平坦化绝缘层包括在竖直方向上与所述第一模制结构重叠的第一部分，所述第一部分的最大厚度比所述第一模制结构的顶面的最高点与最低点之间的高度差大。7.根据权利要求4所述的器件，还包括：第一上绝缘层，在所述第一堆叠件上；第二堆叠件，在所述第一堆叠件上，所述第二堆叠件包括重复交替的第三层间介电层和第二栅电极；第二模制结构，在所述第一模制结构上，所述第二模制结构包括重复交替的第二牺牲层和第四层间介电层；第二平坦化绝缘层，覆盖所述第二堆叠件；以及第二上绝缘层，覆盖所述第二堆叠件、所述第二模制结构和所述第二平坦化绝缘层。8.根据权利要求7所述的器件，其中，所述第二平坦化绝缘层的顶面与所述第二堆叠件的最顶面和所述第二模制结构的顶面共面。9.根据权利要求7所述的器件，其中，所述第二模制结构在竖直方向上与所述第一模制结构间隔开，所述第一平坦化绝缘层和所述第一上绝缘层在所述第二模制结构与所述第一
模制结构之间。10.根据权利要求4所述的器件，其中，所述第一堆叠件包括沿竖直方向延伸的第一模制柱，所述第一模制柱中的每一个第一模制柱的顶面与所述第一平坦化绝缘层的顶面共面。11.根据权利要求10所述的器件，其中，所述第一衬底包括：单元阵列区；接触区，从所述单元阵列区沿第一方向延伸，所述第一模制柱在所述接触区上，并且所述第一模制柱的高度随着距所述单元阵列区的距离的增加而增加；以及外围区，在与所述第一方向交叉的第二方向上与所述单元阵列区和所述接触区相邻。12.根据权利要求10所述的器件，其中：所述第一模制柱在水平方向上彼此间隔开，所述第一平坦化绝缘层介于所述第一模制柱之间，以及所述第一堆叠件的第一栅电极以阶梯结构布置，所述阶梯结构在所述第一模制柱之间延伸以彼此面对。13.根据权利要求10所述的器件，还包括：第一上绝缘层，在所述第一堆叠...

【专利技术属性】
技术研发人员：郑基容，白在馥，沈在龙，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：