共模采样电路制造技术

本申请公开了一种共模采样电路，包括第一差分输入级和第二差分输入级，第一差分输入级中的差分晶体管对通过正常的阈值工艺实现，第二差分输入级中的差分晶体管对通过负阈值工艺实现，当第一输入信号和第二输入信号的共模电压较大时，第一差分输入级处于工作状态，当第一输入信号和第二输入信号的共模电压较小时，第二差分输入级处于工作状态，从而可以实现对输入信号全共模范围的采样。现对输入信号全共模范围的采样。现对输入信号全共模范围的采样。

【技术实现步骤摘要】
共模采样电路


[0001]本专利技术涉及集成电路
，更具体地涉及一种共模采样电路。

技术介绍

[0002]图1示出根据现有技术的一种共模采样电路的示意性电路图。共模采样电路100采样第一输入信号Inn和第二输入信号Inp的共模电压，并将该共模电压转换成电流进行输出。为了实现全共模范围的电压采样，现有的共模采样电路100一般采用NMOS输入管对和PMOS输入管对并联的互补输入对实现。如图1所示，PMOS管Mp1和Mp2构成第一输入级，NMOS管Mn1和Mn2构成了第二输入级，电流源Ip与第一输入级依次串联连接于正电源端Vdd和共模输出端Outp之间，第二输入级与电流源In依次串联连接于共模输出端Outn和负电源端Vss之间。
[0003]共模采样电路100的工作区分成三个阶段：当第一输入信号Inn和第二输入信号Inp的共模电压接近负电源Vss时，NMOS管Mn1和Mn2截止，PMOS管Mp1和Mp2导通，PMOS输入管对处于采样阶段；当第一输入信号Inn和第二输入信号Inp的共模电压接近正电源Vdd时，PMOS管Mp1和Mp2截止，NMOS管Mn1和Mn2导通，NMOS输入管对处于采样阶段；当第一输入信号Inn和第二输入信号Inp的共模电压处于中间阶段时，PMOS输入管对和NMOS输入管对都处于采样阶段。
[0004]首先，共模采样电路100需要电流源Ip和In两路电流，导致整个电路的功耗较大，无法应用在对功耗敏感的电路中。此外，共模采样电路100的三个工作区间中电路增益会不同，导致后续电路的增益、带宽和补偿无法实现线性变化，降低了电路的稳定性。

技术实现思路

[0005]有鉴于此，本专利技术的目的在于提供一种共模采样电路，在满足全共模范围采样要求的同时仅需要一路电流源，可大大降低电路的功耗，有利于应用于对功耗敏感的电路中。
[0006]根据本专利技术实施例提供了一种共模采样电路，用于采样第一输入信号和第二输入信号的共模电压，包括：第一差分输入级，与第一开关串联连接在共模输出端和第三节点之间；第二差分输入级，与第二开关串联连接在所述共模输出端和所述第三节点之间，其中，所述第一差分输入级中差分晶体管对的第一导通阈值大于所述第二差分晶体管对的第二导通阈值，当所述第一输入信号和所述第二输入信号的共模电压大于所述第一导通阈值时，所述第一开关导通，所述第二开关截止，所述第一差分输入级处于工作状态，当所述第一输入信号和所述第二输入信号的共模电压小于所述第一导通阈值而大于所述第二导通阈值时，所述第二开关导通，所述第二差分输入级处于工作状态。
[0007]可选的，所述第二差分输入级中的差分晶体管对采用负阈值工艺实现。
[0008]可选的，所述共模采样电路还包括：电流源，连接于所述第三节点和负电源端之间，用于为所述第一差分输入级和所述第二差分输入级提供偏置电流。
[0009]可选的，所述共模采样电路还包括：恒压偏置电路，与所述第一开关和所述第二开
关的控制端连接，用于为所述第一开关和所述第二开关提供恒压偏置。
[0010]可选的，所述第一差分输入级包括第一晶体管和第二晶体管，其中，所述第一晶体管和所述第二晶体管的第一端与所述共模输出端连接，所述第一晶体管的控制端接收所述第一输入信号，所述第二晶体管的控制端接收所述第二输入信号，所述第一晶体管和所述第二晶体管的第二端与所述第一开关的第一端连接于第一节点。
[0011]可选的，所述第二差分输入级包括第三晶体管和第四晶体管，其中，所述第三晶体管和所述第四晶体管的第一端与所述共模输出端连接，所述第三晶体管的控制端接收所述第一输入信号，所述第四晶体管的控制端接收所述第二输入信号，所述第三晶体管和所述第四晶体管的第二端与所述第二开关的第一端连接于第二节点。
[0012]可选的，所述恒压偏置电路包括第一恒压源和第二恒压源，所述第一恒压源与所述第一开关的控制端连接，所述第一恒压源的第二端与所述第二恒压源的第一端连接，所述第二恒压源的第二端与负电源端连接，所述第一恒压源和所述第二恒压源的中间节点与所述第二开关的控制端连接。
[0013]可选的，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管分别为NMOS管。
[0014]可选的，所述第一开关和所述第二开关选自机电开关、金属氧化物半导体场效应管、互补金属氧化物半导体或双极型晶体管中的一种。
[0015]本专利技术实施例提供的共模采样电路包括第一差分输入级和第二差分输入级，第一差分输入级中的差分晶体管对通过正常的阈值工艺实现，第二差分输入级中的差分晶体管对通过负阈值工艺实现，当第一输入信号和第二输入信号的共模电压较大时，第一差分输入级处于工作状态，当第一输入信号和第二输入信号的共模电压较小时，第二差分输入级处于工作状态，从而可以实现对输入信号全共模范围的采样。
[0016]进一步的，第一差分输入级中的差分晶体管对和第二差分输入级中的差分晶体管对采用相同导电类型的晶体管实现，因此仅需要一路电流源来提供偏置电流，有利于降低电路的整体功耗，有利于应用于对功耗敏感的电路中。
[0017]进一步的，第二差分输入级中的差分晶体管对仅在高温状态下才会出现漏电而导致增益变低，通过与第一差分输入级中正常的晶体管对配合即可得到在很小的区域中才会出现增益变低的现象，保证后续电路的增益、带宽和补偿实现线性变化，可以满足特定电路的需求。
附图说明
[0018]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。
[0019]图1示出根据现有技术的一种共模采样电路的示意性电路图；
[0020]图2示出根据本专利技术实施例的一种共模采样电路的示意性电路图。
具体实施方式
[0021]以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示
出某些公知的部分。
[0022]在下文中描述了本专利技术的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。
[0023]应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
[0024]在本申请中，MOSFET(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，金属氧化物半导体场效应晶体管)包括第一端、第二端和控制端，在MOSFET的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种共模采样电路，用于采样第一输入信号和第二输入信号的共模电压，包括：第一差分输入级，与第一开关串联连接在共模输出端和第三节点之间；第二差分输入级，与第二开关串联连接在所述共模输出端和所述第三节点之间，其中，所述第一差分输入级中差分晶体管对的第一导通阈值大于所述第二差分晶体管对的第二导通阈值，当所述第一输入信号和所述第二输入信号的共模电压大于所述第一导通阈值时，所述第一开关导通，所述第二开关截止，所述第一差分输入级处于工作状态，当所述第一输入信号和所述第二输入信号的共模电压小于所述第一导通阈值而大于所述第二导通阈值时，所述第二开关导通，所述第二差分输入级处于工作状态。2.根据权利要求1所述的共模采样电路，其中，所述第二差分输入级中的差分晶体管对采用负阈值工艺实现。3.根据权利要求1所述的共模采样电路，其中，还包括：电流源，连接于所述第三节点和负电源端之间，用于为所述第一差分输入级和所述第二差分输入级提供偏置电流。4.根据权利要求1所述的共模采样电路，其中，还包括：恒压偏置电路，与所述第一开关和所述第二开关的控制端连接，用于为所述第一开关和所述第二开关提供恒压偏置。5.根据权利要求1所述的共模采样电路，其中，所述第一差分输入级包括第一晶体管和第二晶体管，其中，所述第一晶体管和所述第...

【专利技术属性】
技术研发人员：孙德臣，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：