本发明专利技术公开的一种PCI E设备时钟保持装置、方法和可读存储介质，其中装置包括：PCI E交换芯片，所述PC I E交换芯片用于实时获取本板时钟数据；延时电路，所述延时电路用于在预设时间内保留所述PC I E交换芯片的发射数据；时钟提取电路，所述时钟提取电路用于从所述发射数据中恢复时钟数据以完成时钟提取；时钟锁定电路，所述时钟锁定电路用于锁定所述时钟数据；时钟选择电路，所述时钟选择电路用于选取所述时钟数据作为本板可用时钟；时钟驱动电路，所述时钟驱动电路用于基于所述本板可用时钟提供本板业务时钟。本发明专利技术可以在本板系统时钟出现故障时短时提供系统的保持时钟的功能，避免因丢失系统时钟带来的全部业务通道中断的系统故障的发生。的系统故障的发生。的系统故障的发生。
【技术实现步骤摘要】
PCIE设备时钟保持装置、方法和可读存储介质
[0001]本专利技术涉及电路控制
，更具体的，涉及一种PCIE设备时钟保持装置、方法和可读存储介质。
技术介绍
[0002]PCI
‑
Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量(QOS)等功能。
[0003]由于PCIE设备是承载着高速业务的运行的设备，然而系统时钟是整个运行设备正常运行必不可少的组成单元，当系统时钟因故障丢失时，整个系统将立刻陷入停止全部业务的状态，故而如果系统可以通过内部处理获取时钟将大大减少系统全面停止业务带来的损失。
技术实现思路
[0004]鉴于上述问题，本专利技术的目的是提供一种PCIE设备时钟保持装置、方法和可读存储介质，可以在本板系统时钟出现故障时短时提供系统的保持时钟的功能，避免因丢失系统时钟带来的全部业务通道中断的系统故障的发生。
[0005]本专利技术第一方面提供了一种PCIE设备时钟保持装置，所述装置包括：
[0006]PCIE交换芯片，所述PCIE交换芯片用于实时获取本板时钟数据；
[0007]延时电路，所述延时电路用于在预设时间内保留所述PCIE交换芯片的发射数据，其中，所述发射数据从所述PCIE交换芯片的发射端发出；
[0008]时钟提取电路，所述时钟提取电路用于从所述发射数据中恢复时钟数据以完成时钟提取；
[0009]时钟锁定电路，所述时钟锁定电路用于锁定所述时钟数据；
[0010]时钟选择电路，所述时钟选择电路用于选取所述时钟数据作为本板可用时钟；
[0011]时钟驱动电路，所述时钟驱动电路用于基于所述本板可用时钟提供本板业务时钟；
[0012]其中，所述延时电路的输入端与所述PCIE交换芯片的发射端电性连接，所述延时电路的输出端与所述PCIE交换芯片的接收端电性连接；所述时钟提取电路的输入端与所述延时电路的输出端电性连接，所述时钟提取电路的输出端与所述时钟锁定电路的输入端电性连接；所述时钟锁定电路的输出端与所述时钟选择电路的输入端电性连接；所述时钟选择电路的输出端与所述时钟驱动电路的输入端电性连接；所述时钟驱动电路的输出端与所述PCIE交换芯片的输入端电性连接。
[0013]本方案中，所述装置还包括时钟发生器，所述时钟发生器用于提供所述本板可用时钟，其中，所述时钟发生器的输出端与所述时钟选择电路的输入端电性连接。
[0014]本方案中，所述装置还包括所述时钟选择电路的输入端还电性连接有外部时钟输入单元，用于获取外部时钟输入数据。
[0015]本方案中，所述延时电路将所述发射数据送回到所述PCIE交换芯片的接收端，所述PCIE交换芯片的发射端和接收端作还回处理。
[0016]本专利技术第二方面还提供一种PCIE设备时钟保持方法，所述方法包括如下步骤：
[0017]监测本板系统时钟的状态，其中，
[0018]当监测到所述本板系统时钟出现故障时，执行如下方法步骤：
[0019]获取本板时钟数据并从PCIE交换芯片的发射端发出；
[0020]在预设时间内保留所述PCIE交换芯片的发射数据；
[0021]从所述发射数据中恢复时钟数据以完成时钟提取；
[0022]锁定所述时钟数据；
[0023]选取所述时钟数据作为本板可用时钟；
[0024]基于所述本板可用时钟提供本板业务时钟
[0025]本方案中，当监测到所述本板系统时钟未出现故障时，获取时钟选择电路的选择数据，以切换不同的所述本板业务时钟。
[0026]本方案中，当监测到所述本板系统时钟未出现故障时，所述方法还包括获取时钟发生器提供的本板可用时钟数据或获取外部时钟输入数据。
[0027]本方案中，所述方法还包括从所述PCIE交换芯片的其中一路下行业务通道提取所述本板时钟数据。
[0028]本方案中，所述方法还包括在所述本板系统时钟出现故障且修复后，提取当前系统时钟作为所述本板业务时钟。
[0029]本专利技术第三方面提供了一种计算机可读存储介质，所述计算机可读存储介质中包括机器的一种PCIE设备时钟保持方法程序，所述PCIE设备时钟保持方法程序被处理器执行时，实现如上述任一项所述的一种PCIE设备时钟保持方法的步骤。
[0030]本专利技术公开的一种PCIE设备时钟保持装置、方法和可读存储介质，可以在本板系统时钟出现故障时短时提供系统的保持时钟的功能，避免因丢失系统时钟带来的全部业务通道中断的系统故障的发生。
附图说明
[0031]图1示出了本专利技术一种PCIE设备时钟保持装置于一实施例中的结构示意图；
[0032]图2示出了本专利技术一种PCIE设备时钟保持装置于又一实施例中的结构示意图；
[0033]图3示出了本专利技术一种PCIE设备时钟保持方法于一实施例中的步骤流程图。
具体实施方式
[0034]为了能够更清楚地理解本专利技术的上述目的、特征和优点，下面结合附图和具体实施方式对本专利技术进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0035]在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是，本专利技术还可以采用其他不同于在此描述的其他方式来实施，因此，本专利技术的保护范围并不受下面公开
的具体实施例的限制。
[0036]图1示出了本申请一种PCIE设备时钟保持装置的结构示意图。
[0037]如图1所示，本申请公开了一种PCIE设备时钟保持装置，所述装置包括：
[0038]PCIE交换芯片，所述PCIE交换芯片用于实时获取本板时钟数据；
[0039]延时电路，所述延时电路用于在预设时间内保留所述PCIE交换芯片的发射数据，其中，所述发射数据从所述PCIE交换芯片的发射端发出；
[0040]时钟提取电路，所述时钟提取电路用于从所述发射数据中恢复时钟数据以完成时钟提取；
[0041]时钟锁定电路，所述时钟锁定电路用于锁定所述时钟数据；
[0042]时钟选择电路，所述时钟选择电路用于选取所述时钟数据作为本板可用时钟；
[0043]时钟驱动电路，所述时钟驱动电路用于基于所述本板可用时钟提供本板业务时钟；
[0044]其中，所述延时电路的输入端与所述PCIE交换芯片的发射端电性连接，所述延时电路的输出端与所述PCIE交换芯片的接收端电性连接；所述时钟提取电路的输入端与所述延时电路的输出端电性连接，所述时钟提取电路的输出端与所述时钟锁定电路的输入端电性连接；所述时钟锁定电路的输出端与所述时钟选择电路的输入端电性连接；所述时钟选择电路的输出端与所述时钟驱动电路的输入端电性连接本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种PCIE设备时钟保持装置，其特征在于，具体包括：PCIE交换芯片，所述PCIE交换芯片用于实时获取本板时钟数据；延时电路，所述延时电路用于在预设时间内保留所述PCIE交换芯片的发射数据，其中，所述发射数据从所述PCIE交换芯片的发射端发出；时钟提取电路，所述时钟提取电路用于从所述发射数据中恢复时钟数据以完成时钟提取；时钟锁定电路，所述时钟锁定电路用于锁定所述时钟数据；时钟选择电路，所述时钟选择电路用于选取所述时钟数据作为本板可用时钟；时钟驱动电路，所述时钟驱动电路用于基于所述本板可用时钟提供本板业务时钟；其中，所述延时电路的输入端与所述PCIE交换芯片的发射端电性连接，所述延时电路的输出端与所述PCIE交换芯片的接收端电性连接；所述时钟提取电路的输入端与所述延时电路的输出端电性连接，所述时钟提取电路的输出端与所述时钟锁定电路的输入端电性连接；所述时钟锁定电路的输出端与所述时钟选择电路的输入端电性连接；所述时钟选择电路的输出端与所述时钟驱动电路的输入端电性连接；所述时钟驱动电路的输出端与所述PCIE交换芯片的输入端电性连接。2.根据权利要求1所述的一种PCIE设备时钟保持装置，其特征在于，还包括时钟发生器，所述时钟发生器用于提供所述本板可用时钟，其中，所述时钟发生器的输出端与所述时钟选择电路的输入端电性连接。3.根据权利要求1所述的一种PCIE设备时钟保持装置，其特征在于，所述时钟选择电路的输入端还电性连接有外部时钟输入单元，用于获取外部时钟输入数据。4.根据权利要求1所述的一种PCIE设备时钟保持装置，其特征在于，所述延时电路将所述...
【专利技术属性】
技术研发人员：李妍，郝沁汾，
申请(专利权)人：无锡芯光互连技术研究院有限公司，
类型：发明
国别省市：
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