制造半导体器件的方法技术

本公开提供了制造半导体器件的方法。一种半导体器件包括：包含下部导体的下部结构、在下部结构上的具有暴露出下部导体的开口的上部结构、和填充该开口并连接到下部导体的连接结构。连接结构包括覆盖开口的内表面并在开口中限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在连接结构的上部中的第二钨层的晶粒尺寸大于在连接结构的下部中的第二钨层的晶粒尺寸。二钨层的晶粒尺寸。二钨层的晶粒尺寸。

【技术实现步骤摘要】
制造半导体器件的方法
[0001]本申请是三星电子株式会社于2016年8月29日申请的名称为“半导体器件及其制造方法”、申请号为201610756035.7的专利技术专利申请的分案申请。


[0002]在此公开的主题的示范性实施涉及半导体器件及其制造方法。更具体地，示范性实施涉及具有提高的可靠性的三维(3D)半导体器件及其制造方法。

技术介绍

[0003]半导体器件由于其的小尺寸、多功能特性和/或低制造成本而被广泛用于电子工业中。半导体器件可以包括各种微小的电子元件(例如，MOS晶体管、电阻器、电容器和/或互连)。微小的电子元件可以通过互连和/或接触插塞电连接到彼此。
[0004]然而，对于高度集成和/或高速的半导体器件的需要导致互连之间的距离被减小并且接触插塞的高宽比被增大。因此，已经对能够制造高度集成的半导体器件的工艺进行了研究。

技术实现思路

[0005]公开的主题的示范性实施可以提供能够改善可靠性的半导体器件。
[0006]公开的主题的示范性实施还可以提供能够改善可靠性的半导体器件的制造方法。
[0007]在一个示范性实施中，一种半导体器件可以包括：包含下部导体的下部结构、设置在下部结构上并具有暴露出下部导体的开口的上部结构、和填充该开口并连接到下部导体的连接结构。连接结构可以包括覆盖开口的内表面并在开口中限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在连接结构的上部中的第二钨层的晶粒尺寸可以大于在连接结构的下部中的第二钨层的晶粒尺寸。
[0008]在一些示范性实施中，第二钨层的平均晶粒尺寸可以大于第一钨层的平均晶粒尺寸。
[0009]在其他示范性实施中，连接结构可以包括由第一钨层的晶粒和第二钨层的晶粒形成的第一界面、以及在连接结构的中心区中的由第二钨层的晶粒形成的第二界面。
[0010]在其他示范性实施中，连接结构可具有在一个方向上延伸的线形状，第一和第二界面可以平行于连接结构延伸。
[0011]在另一示范性实施中，半导体器件可以包括在基板上沿一个方向延伸并彼此间隔开的层叠结构，每个层叠结构包括竖直层叠的电极、穿透层叠结构的竖直结构、设置在彼此相邻的层叠结构之间并与竖直结构间隔开的公共源线结构、以及设置在公共源线结构和层叠结构之间的绝缘间隔物。公共源线结构可以平行于电极延伸。公共源线结构可以包括覆盖绝缘间隔物并限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在公共源线结构的上部中的第二钨层的晶粒尺寸可以大于在公共源线结构的下部中的第二钨层的晶粒尺寸。
[0012]在另一示范性实施中，制造半导体器件的方法可以包括：形成具有暴露出下部导体的开口的上部结构；在开口中沉积覆盖开口的内表面并限定凹进区的第一钨层；在一部分的第一钨层上执行表面处理工艺，第一钨层具有在开口的上部区域中被表面处理工艺处理的第一表面和在开口的下部区域中没有被表面处理工艺处理的第二表面；以及沉积填充凹进区的第二钨层。从第一钨层的第一表面生长的钨晶粒的尺寸可以大于从第一钨层的第二表面生长的钨晶粒的尺寸。
附图说明
[0013]由于附图和伴随的详细说明，示范性实施将变得更清楚。
[0014]图1至7是示出根据公开的主题的一些示范性实施的制造半导体器件的方法的视图。
[0015]图8A是图7的部分
‘
A
’
的放大图。
[0016]图8B和8C是图7的部分
‘
B
’
的放大图。
[0017]图9是截面图，示出根据公开的主题的一些示范性实施的制造半导体器件的方法。
[0018]图10和11是截面图，示出根据公开的主题的一些示范性实施的制造半导体器件的方法。
[0019]图12是示出根据公开的主题的一些示范性实施的三维(3D)半导体存储器件的示意框图。
[0020]图13是示出根据公开的主题的一些示范性实施的3D半导体存储器件的单元阵列的示意电路图。
[0021]图14是示出根据公开的主题的一些示范性实施的3D半导体存储器件的平面图。
[0022]图15至24是沿图14的线I
‑
I
’
获得的截面图，以示出根据公开的主题的一些示范性实施的制造3D半导体存储器件的方法。
[0023]图25A和25B是图22的部分
‘
A
’
的放大图。
[0024]图26A、26B、26C和26D是图22的部分
‘
B
’
的放大图。
[0025]图27是示出根据公开的主题的一些示范性实施的3D半导体存储器件的平面图。
[0026]图28和29是沿图27的线I
‑
I
’
和II
‑
II
’
获得的截面图，以示出根据公开的主题的一些示范性实施的制造3D半导体存储器件的方法。
[0027]图30和31是详细示出图29的3D半导体存储器件的制造方法的放大截面图。
[0028]图32是示出根据公开的主题的一些示范性实施的3D半导体存储器件的示意框图。
[0029]图33是示出根据公开的主题的一些示范性实施的3D半导体存储器件的平面图。
[0030]图34为沿图33的线I
‑
I
’
获得的截面图。
[0031]图35是示出图34的连接插塞的放大截面图。
[0032]图36是示出根据公开的主题的一些示范性实施的半导体存储器件的截面图。
具体实施方式
[0033]现在将参考附图在下文更充分地描述公开的主题的示范性实施，在附图中示出公开的主题的示范性实施。通过参考附图的以下描述，示范性实施的优点和特征以及实现它们的方法将变得明显。然而，应当指出，示范性实施不限于以下描述的示例，而是可以以各
种形式实现。因此，示范性实施仅被提供用于公开在此描述的主题并让本领域技术人员了解主题的范畴。在附图中，示范性实施不限于在此提供的具体示例，并且为了清楚而被夸大。通篇说明书中，相同的参考数字或相同的参考指示符指代相同的元件。
[0034]在此使用的术语仅用于描述具体的示范性实施而不旨在限制示范性实施。如这里所用，单数术语“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。如这里所用，术语“和/或”包括相关列举项目的一种或多种的任意和所有组合。将进一步理解的是当在此使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或成份的存在，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件成份和/或其组。相似地，将理解的是，当诸如层、区域或基板的元件被称为在另一元件“上”时，它可以直接在另一元件上或者可以存在中间元件。相反，术语
““
直接
””
意味着不存在中间元件。
[0035]此外，在此参考作为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，该方法包括：形成具有暴露下部导体的开口的上部结构；沉积覆盖所述开口的内表面的第一钨层，所述第一钨层在所述开口中限定凹进区；对所述第一钨层执行表面处理工艺，所述第一钨层具有在所述开口的上部区域中的第一表面和在所述开口的下部区域中的第二表面；以及在所述第一钨层的所述第一表面和所述第二表面上沉积第二钨层，其中当沉积所述第二钨层时，从所述第一表面生长的钨晶粒的生长速率低于从所述第二表面生长的钨晶粒的生长速率。2.根据权利要求1所述的方法，其中从所述第二钨层的所述第一表面生长的钨晶粒的尺寸大于从所述第二钨层的所述第二表面生长的钨晶粒的尺寸。3.根据权利要求1所述的方法，其中所述第一表面的悬空键的数量小于所述第二表面的悬空键的数量。4.根据权利要求1所述的方法，其中所述第二钨层由单层形成。5.根据权利要求1所述的方法，其中所述第二钨层的所述钨晶粒从所述凹进区的侧壁横向地生长以在所述开口的中心区中形成界面。6.根据权利要求1所述的方法，其中所述凹进区的深度大于所述开口的深度的一半。7.根据权利要求1所述的方法，其中执行所述表面处理工艺包括：执行等离子体处理工艺。8.根据权利要求1所述的方法，其中执行所述表面处理工艺包括：在所述第一钨层的表面的一部分上形成金属氮化物层。9.根据权利要求1所述的方法，其中所述开口具有在第一方向上延伸的线性形状，以及其中所述开口平行于所述上部结构延伸。10.根据权利要求1所述的方法，其中在所述开口的底表面上的所述第一钨层的厚度大于在所述开口的侧壁上的所述第一钨层的厚度。11.根据权利要求1所述的方法，其中所述开口包括在所述上部结构的顶表面和底表面之间的弯曲区域，以及其中所述开口在所述弯曲区域具有其最大宽度。12.一种制造半导体器件的方法，所述方法包括：在基板上形成在一个方向上延伸的层叠结构，所述层叠结构彼此间隔开，并且每个所述层叠结构包括竖直层叠的电极；形成穿透所述层叠结构的竖直结构；形成设置在彼此相邻的所述层叠结构之间并与所述竖直结构间隔开的公共源线结构，所述公共源线结构平行于所述电极延伸；以及形成设置在所述公共源线结构和所述层叠结构之间的绝缘间隔物，其中形成所述公共源...

【专利技术属性】
技术研发人员：韩赫，朴济宪，尹基炫，李彰原，林炫锡，河周延，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：