形成半导体器件的方法技术

形成半导体器件的方法包括：形成栅极堆叠件；通过外延在栅极堆叠件的侧上生长源极/漏极区；在源极/漏极区上方沉积接触蚀刻停止层(CESL)；在CESL上方沉积层间电介质；蚀刻层间电介质和CESL以形成接触开口；蚀刻源极/漏极区，使得接触开口延伸至源极/漏极区中。该方法还包括：沉积延伸至接触开口中的金属层。该金属层的水平部分、垂直部分和拐角部分具有基本均匀的厚度。执行退火工艺以使金属层与源极/漏极区反应，以形成源极/漏极硅化物区。填充该接触开口以形成源极/漏极接触插塞。接触开口以形成源极/漏极接触插塞。接触开口以形成源极/漏极接触插塞。

【技术实现步骤摘要】
形成半导体器件的方法


[0001]本申请的实施例涉及形成半导体器件的方法。

技术介绍

[0002]随着集成电路尺寸的不断缩小，接触电阻在提高集成电路性能提升方面发挥着越来越重要的作用。源极/漏极硅化物区与上面的接触插塞之间的接触电阻是性能提升的因素之一。

技术实现思路

[0003]本申请的一些实施例提供了一种形成半导体器件的方法，包括：形成栅极堆叠件；通过外延在所述栅极堆叠件的侧上生长源极/漏极区；在所述源极/漏极区上方沉积接触蚀刻停止层(CESL)；在所述接触蚀刻停止层上方沉积层间电介质；蚀刻所述层间电介质和所述接触蚀刻停止层以形成接触开口；蚀刻所述源极/漏极区，使得所述接触开口延伸至所述源极/漏极区中；沉积延伸至所述接触开口中的金属层，其中，所述金属层的水平部分、垂直部分和拐角部分具有基本均匀的厚度；执行退火工艺以使所述金属层与所述源极/漏极区反应，其中，形成源极/漏极硅化物区；以及填充所述接触开口以形成源极/漏极接触插塞。
[0004]本申请的另一些实施例提供了一种形成半导体器件的方法，包括：蚀刻层间电介质和接触蚀刻停止层(CESL)以形成接触开口并露出半导体区，其中，所述半导体区位于多层堆叠件的旁边，并且所述多层堆叠件包括多个牺牲层和多个半导体层，并且其中，所述多个牺牲层与所述多个半导体层交替定位；蚀刻所述半导体区以将所述接触开口进一步延伸至所述半导体区中，其中，所述半导体区具有高于所述多层堆叠件的第二顶面的第一顶面，并且蚀刻所述半导体区执行为直至所述接触开口的底面低于所述多个半导体层中的最顶半导体层的顶面；沉积金属层，其中，所述金属层延伸至所述接触开口中；在所述金属层上方沉积覆盖层；以及执行退火工艺，其中，所述金属层的底部与所述半导体区反应以形成硅化物区。
[0005]本申请的又一些实施例提供了一种形成半导体器件的方法，包括：蚀刻层间电介质和位于所述层间电介质下面的接触蚀刻停止层(CESL)以形成接触开口，其中，穿过所述接触开口露出位于所述接触蚀刻停止层下面的半导体区；沉积延伸至所述开口中的介电层；对所述介电层执行各向异性蚀刻工艺以去除所述介电层的水平部分，其中，所述介电层的垂直部分保留在所述开口中以形成介电环；使用等离子体增强化学气相沉积(PECVD)工艺来沉积延伸至所述开口中的金属层；以及使用物理气相沉积(PVD)工艺来在所述金属层上方沉积氮化钛层；以及使所述金属层的底部与所述半导体区反应以形成硅化物区。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺
寸可以任意地增大或减小。
[0007]图1至图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图16C、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A、图22B、图22C、图23A、图23B、图23C、图24A和图24B示出根据一些实施例的形成全环栅(GAA)晶体管和接触插塞的中间阶段的截面图。
[0008]图25至图27、图28A、图28B和图28C示出根据一些实施例的形成用于鳍式场效应晶体管(FinFET)的接触插塞的立体图和截面图。
[0009]图29示出根据一些实施例的用于形成GAA晶体管和接触插塞的工艺流程。
具体实施方式
[0010]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0011]而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0012]提供了晶体管、接触插塞及其形成方法。根据本专利技术的一些实施例，在晶体管的源极/漏极接触插塞的形成中，蚀刻源极/漏极区上方的接触蚀刻停止层(CESL)和层间电介质(ILD)以露出源极/漏极区。也深蚀刻源极/漏极区以形成延伸至源极/漏极区中的接触开口。形成延伸至接触开口内的隔离层，并且使用共形沉积方法形成延伸至接触开口内的金属层，该金属层与源极/漏极区形成源极/漏极硅化物区。通过采用共形沉积工艺，金属层在需要的地方更厚，因此硅化物区在后续形成的源极/漏极接触插塞的拐角处可能更厚。源极/漏极硅化物区为源极/漏极接触插塞提供较大的接合区。因此降低了接触电阻。本文讨论的实施例将提供实例，以使得能够进行或使用本专利技术的主题，并且本领域技术人员将容易理解可进行同时保持在不同实施例的预期范围内的修改。贯穿各个视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可被讨论为以特定顺序执行，但其他方法实施例可以任何逻辑顺序执行。
[0013]图1至图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图16C、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A、图22B、图22C、图23A、图23B、图23C、图24A和图24B示出根据本专利技术的一些实施例的形成全环栅(GAA)晶体管的中间阶段的截面图。对应工艺也示意性地反映在如
图29所示的工艺流程200中。
[0014]参考图1，示出晶圆10的立体图。晶圆10包括多层结构，该多层结构包括衬底20上的多层堆叠件22。根据一些实施例，衬底20是半导体衬底，该半导体衬底可以是硅衬底、硅锗(SiGe)衬底等，同时可使用其他衬底和/或结构，诸如绝缘体上半导体(SOI)应变SOI、绝缘体上硅锗等。衬底20可被掺杂为p型半导体，但在其他实施例中，它可被掺杂为n型半导体。
[0015]根据一些实施例，多层堆叠本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：形成栅极堆叠件；通过外延在所述栅极堆叠件的侧上生长源极/漏极区；在所述源极/漏极区上方沉积接触蚀刻停止层(CESL)；在所述接触蚀刻停止层上方沉积层间电介质；蚀刻所述层间电介质和所述接触蚀刻停止层以形成接触开口；蚀刻所述源极/漏极区，使得所述接触开口延伸至所述源极/漏极区中；沉积延伸至所述接触开口中的金属层，其中，所述金属层的水平部分、垂直部分和拐角部分具有基本均匀的厚度；执行退火工艺以使所述金属层与所述源极/漏极区反应，其中，形成源极/漏极硅化物区；以及填充所述接触开口以形成源极/漏极接触插塞。2.根据权利要求1所述的方法，其中，使用等离子体增强化学气相沉积(PECVD)工艺来沉积所述金属层。3.根据权利要求2所述的方法，还包括在所述金属层上方沉积氮化钛层，其中，所述氮化钛层沉积为具有侧壁厚度和大于所述侧壁厚度的底部厚度。4.根据权利要求3所述的方法，其中，使用物理气相沉积(PVD)工艺来沉积所述氮化钛层。5.根据权利要求1所述的方法，其中，使用第一蚀刻化学物质来蚀刻所述接触蚀刻停止层，并且使用不同于所述第一蚀刻化学物质的第二蚀刻化学物质来蚀刻所述源极/漏极区。6.根据权利要求1所述的方法，其中，在包括交替定位的多个纳米结构和多个牺牲层的多层堆叠件上形成所述栅极堆叠件，并且所述接触开口具有与所述多个纳米结构中的最顶纳米结构的底面齐平或低于所述最顶纳米结构的底面的底部。7.根据权利要求6所述的方法，其中，所述接触开口的底部与所述多个纳米结构中的第二纳米结构的顶面齐平或低于所述第二纳米结构...

【专利技术属性】
技术研发人员：林芮萍，李振铭，杨复凯，王美匀，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：