一种沟槽栅极结构器件及其制作方法技术

本发明专利技术提供一种沟槽结构器件及其制作方法，器件包括：衬底，具有第一导电性，具有相对设置的第一主面与第二主面；漂移区，形成于衬底的第一主面，漂移区具有第一导电性，漂移区的载流子浓度低于衬底；阱区，形成于漂移区上，阱区具有与所述第一导电性相反的第二导电性；沟槽栅极，穿过所述阱区达到所述漂移区沟槽栅极两侧底角具有向外展宽的缺口形状，缺口形状的内角小于90

【技术实现步骤摘要】
一种沟槽栅极结构器件及其制作方法


[0001]本专利技术涉及一种半导体器件及其制作方法，特别是涉及一种沟槽栅极结构器件及其制作方法。

技术介绍

[0002]沟槽栅极结构是MOSFET和IGBT常用的功能结构。基于沟槽栅极结构的VDMOS如图1所示，包括位于n+衬底100之上的漂移区200，所述漂移区200为n
‑
外延层。在漂移区200之上设置有p
‑
阱300，在p
‑
阱300中设置有重掺杂n+区500。功率MOSFET还包括位于漂移区200之上的栅极材料401，在栅极401与p
‑
阱300之间还设置有栅介质层402。在p
‑
阱300之上设置有源极电极600，同时在衬底另一侧还设置有背金电极700以作为漏极。
[0003]沟槽栅极结构的器件发展至今，已经从直角底部结构演变为底部圆化结构和底部厚氧结构。在传统沟槽形成工艺中，沟槽侧壁(110)晶面上的氧化物比底部(100)晶面厚；对于较小的沟槽底部宽度，由于应力原因以及在较小的沟槽宽度限制氧气扩散进入绝缘体和侧壁衬底之间的角部界面，热氧化物的生长受限造成沟槽底部拐角处的弱点；对于较大的沟槽底部宽度，由于沟槽底部的(100)晶面氧化速率较慢，氧化层比侧壁薄，而底角处的氧化物厚度与侧壁上的厚度相同。
[0004]研究表明，通过对沟槽底部进行离子刻蚀来提高氧化速率，即通过一定角度在沟槽底部注入Ar、As、P、O离子的技术来提高沟槽底部Si的氧化速率。两次牺牲氧化层可以使沟槽底部的直角圆滑，氧化速率更均匀，两次牺牲氧化层会抑制底部氧化层变薄，但对于宽度<0.5um的栅极，在拐角处仍然不够。因此，将两者结合，在沟槽蚀刻过程使用两次牺牲氧化层使得沟槽底部圆化，可以同时获得圆化的厚氧化层栅极底部。
[0005]对于常规的功率MOSFET和IGBT，栅极结构的开态电阻Ron(饱和电压Vsat)与击穿电压(BV)正相关。而沟槽栅极结构基础上发展出来的分裂栅型沟槽可以更好地平衡Ron(Vsat)和BV。另外，超结技术可以通过更复杂的p漂移区变为n漂移区以进行电荷补偿的过程进一步提高BV并同时降低Ron。这些结构复杂且工艺路线都过于冗长。因此，对于功率MOSFET和IGBT器件的沟槽栅极结构，如何获得更简单的结构和工艺，实现底部氧化物厚度，Ron(Vsat)和BV之间等参数有效平衡，是技术人员面临的一大技术难题。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种沟槽栅极结构器件及其制作方法，用于解决现有技术中功率器件击穿电压，开态电阻和氧化物可靠性难以兼顾的问题。
[0007]为实现上述目的及其他相关目的，本专利技术提供一种沟槽栅极结构器件，所述沟槽结构器件至少包括：
[0008]衬底，所述衬底具有第一导电性，所述衬底具有相对设置的第一主面与第二主面；
[0009]漂移区，形成于所述衬底的第一主面，所述漂移区具有第一导电性，所述漂移区的
载流子浓度低于所述衬底；
[0010]阱区，形成于所述漂移区上，所述阱区具有与所述第一导电性相反的第二导电性；
[0011]沟槽栅极，所述沟槽栅极穿过所述阱区达到所述漂移区，所述沟槽栅极两侧底角具有向外展宽的缺口形状，所述缺口形状的内角小于90
°
；
[0012]重掺杂区，形成于所述阱区中并位于所述沟槽栅极的侧缘，所述重掺杂区具有第一导电性；
[0013]所述重掺杂区上设置有电极，所述电极与所述重掺杂区接触并在所述阱区中至少部分地延伸。
[0014]优选地，所述衬底包括硅、碳化硅、锗及氮化镓中的一种。
[0015]优选地，所述电极为金属材质。
[0016]所述沟槽栅极包括沟槽、位于所述沟槽壁上的栅介质层以及填充于所述沟槽中的栅极材料，所述栅极材料包括多晶硅、金属或金属硅化物中的至少一种，所述栅介质层包括二氧化硅、氮化硅等绝缘层。
[0017]优选地，所述衬底的第二主面还形成有漏极，以形成VDMOS器件。
[0018]优选地，所述衬底的第二主面还形成有第二导电性的集电区，所述集电区表面还形成有集电极，以形成IGBT器件。
[0019]优选地，所述缺口形状的内角在20～70
°
之间。
[0020]本专利技术还提供一种沟槽栅极结构器件的制作方法，包括以下步骤：
[0021]提供一衬底，所述衬底具有第一导电性，所述衬底具有相对设置的第一主面与第二主面；
[0022]于所述衬底的第一主面上形成漂移区，所述漂移区具有第一导电性，所述漂移区的载流子浓度低于所述衬底；
[0023]于所述漂移区上形成阱区，所述阱区具有与所述第一导电性相反的第二导电性；
[0024]形成穿过所述阱区达到所述漂移区的沟槽栅极，所述沟槽栅极两侧底角具有向外展宽的缺口形状，所述缺口形状的内角小于90
°
；
[0025]于所述阱区中形成重掺杂区，所述位于所述沟槽栅极的侧缘，所述重掺杂区具有第一导电性；
[0026]于所述重掺杂区上设置有电极，所述电极与所述重掺杂区接触并在所述阱区中至少部分地延伸。
[0027]优选地，所述沟槽栅极的制作方法包括：首先通过向垂直方向进行各向异性沟槽蚀刻直到接近所需的深度，然后在沟槽底部进行各向同性蚀刻，所述各向同性蚀刻同时向横向发展从而形成向外展宽的缺口形状。
[0028]优选地，所述缺口形状的内角通过各向同性蚀刻速率、蚀刻时间和蚀刻温度来调节。
[0029]如上所述，本专利技术的一种沟槽栅极结构器件及其制作方法，具有以下有益效果：本专利技术用于VDMOS和IGBT的带有底角的新型沟槽栅极结构可以在Ron(Vsat)，BV和氧化物厚度之间取得更好的平衡，可提供更好VDMOS和IGBT击穿电压，同时兼顾开态电阻和氧化物的可靠性。用于VDMOS和IGBT的沟槽栅极结构无需特殊的沟槽底部倒圆，无需额外连接源极(接地)，也不需要复杂的外延工艺形成超结结构，制作方法简单易行。该工艺和结构适用于所
有沟槽栅极结构的Si、SiC以及GaN基功率器件。
附图说明
[0030]图1显示为传统沟槽栅极结构示意图。
[0031]图2显示为本专利技术一种沟槽栅极结构VDMOS器件示意图。
[0032]图3显示为直角沟槽栅极结构、圆角沟槽栅极结构和本专利技术栅极结构的VDMOS的TCAD电性能模拟示意图。
[0033]图4显示为本专利技术一种沟槽栅极结构IGBT器件示意图。
[0034]元件标号说明
[0035]100
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衬底
[0036]200
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漂移区
[0037]300
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阱区
[0038]400
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【技术保护点】

【技术特征摘要】
1.一种沟槽栅极结构器件，其特征在于，所述沟槽结构器件至少包括：衬底，所述衬底具有第一导电性，所述衬底具有相对设置的第一主面与第二主面；漂移区，形成于所述衬底的第一主面，所述漂移区具有第一导电性，所述漂移区的载流子浓度低于所述衬底；阱区，形成于所述漂移区上，所述阱区具有与所述第一导电性相反的第二导电性；沟槽栅极，所述沟槽栅极穿过所述阱区达到所述漂移区，所述沟槽栅极两侧底角具有向外展宽的缺口形状，所述缺口形状的内角小于90
°
；重掺杂区，形成于所述阱区中并位于所述沟槽栅极的侧缘，所述重掺杂区具有第一导电性；所述重掺杂区上设置有电极，所述电极与所述重掺杂区接触并在所述阱区中至少部分地延伸。2.根据权利要求1所述的一种沟槽栅极结构器件，其特征在于：所述衬底包括硅、碳化硅、锗及氮化镓中的一种。3.根据权利要求1所述的一种沟槽栅极结构器件，其特征在于：所述电极为金属材质。4.根据权利要求1所述的一种沟槽栅极结构器件，其特征在于：所述沟槽栅极包括沟槽、位于所述沟槽壁上的栅介质层以及填充于所述沟槽中的栅极材料，所述栅极材料包括多晶硅、金属或金属硅化物中的至少一种，所述栅介质层包括二氧化硅及氮化硅层中的一种。5.根据权利要求1所述的一种沟槽栅极结构器件，其特征在于：所述衬底的第二主面还形成有漏极，以形成VDMOS器件。6.根据权利要求1所述的一种沟槽栅极结构器件，其特征在于：所述...

【专利技术属性】
技术研发人员：刘聪慧，李鹏，季明华，
申请(专利权)人：芯恩青岛集成电路有限公司，
类型：发明
国别省市：