时钟锁相环装置制造方法及图纸

本发明专利技术公开了一种时钟锁相环装置，用以实现输出的时钟频率与本装置接收到的参考时钟频率一致，所述装置包括鉴相器、环路滤波器、处理器、分频器，还包括ＤＤＳ单元和向所述ＤＤＳ单元提供时钟的本地时钟源。其中，分别连接所述处理器与分频器的ＤＤＳ单元，用于在所述处理器的控制下，根据所述频率差调整输出的时钟频率，以便所述时钟频率锁定所述参考时钟频率。由于ＤＤＳ单元能够在处理器的控制下，产生不同的频率范围及不同的牵引范围，使得时钟锁相环装置适用的应用领域广，具有较好的通用性。

【技术实现步骤摘要】

本专利技术涉及通信领域中实现时钟同步的装置，尤其涉及时钟锁相环装置。
技术介绍
同步是通信系统内各种设备之间相互通信的基础，如果通信双方没有建立良好的同步，则信息在传递过程中就不可避免地会出现误码、滑码等现象，从而造成通信质量下降的后果。例如，对于语音通话来说，若通话双方没有建立同步就开始通话，双方很有可能会听到卡搭声，甚至造成双方无法通信的后果；若通信双方没有建立好同步就进行收发传真，很有可能造成接收方接收到的信息不全或模糊不清等后果；因此为了确保通信双方各项业务的通信质量，同步在通信系统是必不可少的。时钟锁相环装置是实现时钟同步的一装置。它实现时钟同步效果的好环直接关系到数字通信系统能否正常通信。传统时钟锁相环装置的工作原理是比较本装置接收到的参考时钟源与本装置输出时钟的频率相位，得到一个差值控制时钟锁相环装置的输出频率，以实现参考时钟源频率和时钟锁相环装置输出的时钟频率一致。请参阅图1，其为现有技术中的一种实现时钟同步的时钟锁相环装置的结构示意图。它包括鉴相器11、环路滤波器12、D/A(数/模)转换器13、压控晶体振荡器(后简称压控晶振)14、分频器15和处理器16。鉴相器11、环路滤波器12、D/A转换器13、压控晶振14和分频器15组成的一个相位负反馈系统，主要为了实现参考时钟源输出的时钟频率f0和压控晶振输出的时钟频率f1的一致，其中f1是由压控晶振14输出频率f经分频器15分频得到的， 其中鉴相器11用于比较f0和f1的相位差，并将相位差输出到环路滤波器12；环路滤波器12，连接处理器16，在处理器16的控制下对鉴相器11输出的相位差进行滤波处理，采用相应的环路滤波器算法将频差值输出到D/A转换器13；D/A转换器13，将接收的数字信号(频差值)转化成模拟电压，以控制压控晶振14的输出频率，进而达到输出时钟频率与参考时钟频率一致的目的。在现有的时钟锁相环装置中使用压控振荡器(VCXO)14和D/A转换器13进行时钟频率的控制，由此造成如下缺点第一压控晶振的中心频率和索引范围是固定的，当确定压控晶振时，时钟锁相环装置获得的频率范围和牵引范围是确定的。但是不同的应用场合需要不同频率范围和不同牵引范围的时钟锁相环装置，而现有的时钟锁相环装置应用在不同频率范围和牵引范围的应用场合时，就必须要换压控晶振，从而造成时钟锁相环装置适用场合窄，改变应用场合需要更换压控晶振，进而增加同步的成本；第二压控晶振的输出时钟频率是受到D/A转换器控制精度的限制，而D/A转换器的精度不易提高，且精度相对高的D/A转换器的费且相对较高，由此造成时钟锁相环装置要提高同步效果，需要的成本高；第三压控晶振的线性度一般只能控制在一定范围内，不能达到全线性，从而影响时钟锁相环装置控制输出时钟频率的精度。
技术实现思路
本专利技术解决的问题是现有的时钟锁相环装置中使用压控振荡器和D/A转换器进行时钟频率的控制，由此引起时钟锁相环装置适用场合窄，改变应用场合需要更换不同的压控晶振，进而增加成本，以及锁相环同步的精度不高，但提高其精度需要花费的成本高。为了解决上述问题，本专利技术提供了一种时钟锁相环装置，用以实现输出的时钟频率与本装置接收到的参考时钟频率一致，所述装置包括鉴相器、环路滤波器、处理器、分频器，还包括DDS单元和向所述DDS单元提供时钟的本地时钟源，其中鉴相器分别连接分频器与环路滤波器，用于接收DDS单元经分频器分频后的时钟频率及所述参考时钟频率，并将两频率的相位差值发送至所述环路滤波器；环路滤波器分别连接所述DDS单元和处理器，用于在所述处理器的控制下对获得的频率差进行滤波处理后输出至所述DDS单元；DDS单元分别连接所述处理器与分频器，用于在所述处理器的控制下，根据所述频率差调整输出的时钟频率，以便所述时钟频率锁定所述参考时钟频率。本专利技术还包括提供一参考时钟的外部时钟源，连接鉴相器，用以提供参考时钟信号。或者，本专利技术提供外部时钟源组和多路时钟选择器，其中外部时钟源组，用以提供数个时钟信号；多路时钟选择器，设置在所述外部时钟源组与所述鉴相器之间，用以从数个时钟信号中选择其中之一作为参考时钟信号发送至所述鉴相器。本专利技术还包括设置在外部时钟源和所述鉴相器之间的时钟检测单元，用以对外部时钟源产生的时钟信号进行检测，或设置在外部时钟源组与所述多路时钟选择器之间的时钟检测单元，用以检测外部时钟源组产生的各个时钟信号进行检测。所述本地时钟源通过时钟检测单元连接至DDS单元。所述环路滤波器设置在处理器的内部实现与处理器的连接。所述时钟检测单元、所述多路时钟选择器、鉴相器和分频器可以设置在一逻辑控制电路的内部。本专利技术还包括与处理器连接的外部监测单元，以便于控制DDS的工作。所述本地时钟源包括高稳振荡器。与现有技术相比，本专利技术具有以下优点首先本专利技术采用DDS单元和处理器来进行锁相处理，由于DDS单元能够在处理器的控制下，产生不同的频率范围及不同的牵引范围，使得时钟锁相环装置适用的应用领域广，具有较好的通用性，另外，由于DDS单元本身产生的时钟信号的精度高，由此造成时钟锁相环装置同步的精度高；其次，本专利技术采用产生若干时钟信号的外部时钟源组作为本装置的参考时钟源，进一步提高时本装置的适用范围，并且减少本装置由于时钟引起的故障；最后，本专利技术将环路滤波器设置在处理器的内部，将时钟检测单元、多路时钟选择器、鉴相器、分频器等集成在一逻辑控制电路，减少本装置中组成元器件，进而减轻了装置设计的难度。附图说明图1是现有技术中的一种实现时钟同步的时钟锁相环装置的结构示意图；图2是本专利技术实现时钟同步的时钟锁相环装置的一种结构示意图；图3是在图2的基础上改良的时钟锁相环装置的一种结构示意图；图4是图3中处理器的内部结构图；图5是本专利技术实现时钟同步的时钟锁相环装置的一较佳实施例的结构示意图。具体实施例方式以下结合附图，具体说明本专利技术。请参阅图2，其为本专利技术实现时钟同步的时钟锁相环装置的一种结构示意图。它包括鉴相器11、环路滤波器12、直接数字频率合成(Direct DigitalFraquency Synthesis即DDFS，一般简称DDS，本专利技术后称DDS单元)17、分频器15、处理器16及向DDS单元提供时钟的本地时钟源18，其中直接数字频率合成是从相位概念出发直接合成所需波形的一种频率合成技术。采用上述技术进行频率输出的单元称之为DDS单元。DDS单元需要稳定度较高的参考时钟作为本单元的时钟参考源，因此本专利技术的本地时钟源18可以采用高稳振荡器，以产生较高稳定度的参考时钟。DDS单元内设有频率控制寄存器，根据该频率控制寄存器中的内容控制输出相应频率值的时钟信号。即DDS单元17在处理器16的控制下能够将本地时钟源18产生的时钟频率倍频后输出相应的时钟频率。本专利技术的DDS单元17，一端连接处理器16和环路滤波器12、另一端连接分频器15，用以在处理器16的控制下，产生相应的时钟频率。处理器16通过改变DDS单元17内部设置的频率控制寄存器即可改变其频率；鉴相器11，用于接收DDS单元17经分频器15分频后的时钟频率f1及参考时钟频率f0，并比较f1和f0的相位差，进而将相位差值发送至环路滤波器12；环路滤波器12，在处理器16的控制下采用相应的环路滤波本文档来自技高网...

【技术保护点】
一种时钟锁相环装置，用以实现输出的时钟频率与本装置接收到的参考时钟频率一致，所述装置包括鉴相器、环路滤波器、处理器、分频器，其特征在于，还包括ＤＤＳ单元和向所述ＤＤＳ单元提供时钟的本地时钟源，其中：鉴相器：分别连接分频器与环路滤波器，用于接收ＤＤＳ单元经分频器分频后的时钟频率及所述参考时钟频率，并将两频率的相位差值发送至所述环路滤波器；环路滤波器：分别连接所述ＤＤＳ单元和处理器，用于在所述处理器的控制下对获得的频率差进行滤波处理后输出至所述ＤＤＳ单元；ＤＤＳ单元：分别连接所述处理器与分频器，用于在所述处理器的控制下，根据所述频率差调整输出的时钟频率，以便所述时钟频率锁定所述参考时钟频率。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘飚，何宇东，
申请(专利权)人：大唐移动通信设备有限公司，
类型：发明
国别省市：11[中国|北京]