支持多队列的共享缓存动态门限早期丢弃装置制造方法及图纸

本发明专利技术提供一种支持多队列的共享缓存动态门限早期丢弃装置属于ＩＰ技术领域，并在一片现场可编程门阵列（ＦＰＧＡ）上实现，其特征在于：含有如图１的电路：ＩＰ分组分割电路（１－１）；动态门限早期丢弃电路（１－２）；ｃｅｌｌ计数电路（１－３）；空闲块管理电路（１－４）；ＤＤＲ控制器（１－５）；队列调度电路（１－６）；片外ＤＤＲ存储器（１－７）。它能根据每个当前活跃的队列的平均队列长度和整个共享缓存区的平均队列长度来动态调整随机早期检测（ＲＥＤ）算法的参数，提出了支持多队列的共享缓存动态门限早期丢弃方法，其丢包率更小，缓存利用率更高，同时兼顾公平性。支持多队列的共享缓存动态门限早期丢弃方法保持了ＲＥＤ和动态门限（ＤＴ）机制的优点，并且用阶梯式丢弃曲线近似，利于在ＦＰＧＡ中实现。

【技术实现步骤摘要】

【技术保护点】
支持多队列的共享缓存动态门限早期丢弃装置，其特征在于，该装置是用ＦＰＧＡ芯片实现的，该ＦＰＧＡ芯片中含有：ＩＰ分组分割电路、空闲块管理电路、ＤＤＲ控制器、流单元计数电路、队列调度电路以及动态门限早期丢弃电路，其中：　　　　ＩＰ分组分割电路，该电路把到达的变长的ＩＰ分组按设定的流单元长度进行分割，得到定长的流单元，用ｃｅｌｌ表示，所述ＩＰ分组分割电路含有：　　　　第１个先进先出存储器设有ＩＰ分组输入端；　　　　计数器，该计数器的计数信号输入端与所述第１个先进先出存储器的相应输出端相连；　　　　分路器，该分路器有两个输入端：一个输入端与所述第１个先进先出存储器的ＩＰ数据输出端相连，该分路器的另一个输入端与所述计数器的计数输出端相连；　　　　ＩＰ包头信息寄存器，该寄存器的ＩＰ包头信息输入端与所述分路器的相应输出端相连；　　　　流单元头寄存器，设有流单元输入端，该输入端与所述ＩＰ包头信息寄存器的相应输出端相连；　　　　选择器内设有预定的流单元长度，所述选择器的流单元头信息输入端、ＩＰ数据输入端依次分别与所述流单元头寄存器、分路器的相应输出相连；　　　　流单元数据寄存器，该寄存器的流单元数据输入端与所述选择器的相应输出端相连；　　　　第２个先进先出存储器，该存储器的流单元数据输入端与所述流单元数据寄存器的相应输出端相连，该先进先出存储器输出分割得到的流单元；　　　　流单元计数电路，含有：加减计数器和磁性随机存取存储器，所述的加减计数器设有：流单元接纳指示信号输入端，接收片外双倍数据速率存储器的流单元；流单元调度指示信号输入端，接收流单元的调度信号；先前流单元数目输入端；所述的磁性随机存取存储器，用ＭＲＡＭ表示，设有：流单元的流号输入端；当前流单元数目输入端，该输入端与所述加减计数器的相应输出端相连；该ＭＲＡＭ还有：先前流单元数输出端，该输出端与所述加减计数器的相应输入端相连；该加减计数器在当一个流单元被接纳加入队列时计数器加１，当一个流单元被调出离开队列时计数器减１，该加减计数器内还设有队列权重的值Ｗ↓［ｑ］，按下式计算ｔ时刻的平均队列长度Ｌ↑［ｉ］↓［ａｖｇ］（ｔ）并输出：　　　　Ｌ↑［ｉ］↓［ａｖｇ］（ｔ）＝（１－Ｗ↓［ｑ］）Ｌ↑［ｉ］↓［ａｖｇ］（ｔ↓［ｏｌｄ］）＋Ｗ↓［ｑ］Ｑ↑［ｉ］（ｔ）　　　　其中，Ｌ↑［ｉ］↓［ａｖｇ］（ｔ↓［ｏｌｄ］）为ｔ时刻队列ｉ先前的流单元数；　　　　Ｑ↑［ｉ］（ｔ）为ｔ时刻队列ｉ到达...

【技术特征摘要】

【专利技术属性】
技术研发人员：胡成臣，刘斌，陈雪飞，陈洪明，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]