一种基于上电时序控制电路的防电流倒灌系统及其方法技术方案

本发明专利技术公开了一种基于上电时序控制电路的防电流倒灌系统及其方法，系统包括倒灌电流泄放电路、供电控制电路、延时电路、分压电路、开关电路和限流电阻；倒灌电流泄放电路采用NMOS管，其用于控制前级电源上电产生的倒灌电流流向地；供电控制电路采用PMOS管，其用于控制电源芯片的输出电压供给后级的负载；开关电路采用晶体三极管，用于实现所述倒灌电流泄放电路和供电控制电路的导通切换；延时电路用于使NMOS管的关断时间和PMOS管的导通时间错开；分压电路用于将所述开关电路的导通设定为固定值。本发明专利技术利用MOS管和晶体三极管搭建供电控制电路，增加了倒灌电流泄放路径，从而解决倒灌问题，保证上电安全。保证上电安全。保证上电安全。

【技术实现步骤摘要】
一种基于上电时序控制电路的防电流倒灌系统及其方法


[0001]本专利技术涉及集成电路
，具体涉及一种基于上电时序控制电路的防电流倒灌系统及其方法。

技术介绍

[0002]随着集成电路的发展，对于芯片的工作要求越来越高，特别是FPGA、DSP等核心处理电路在原理图设计阶段会被要求做上电时序控制，以便芯片达到最佳工作状态，避免出现启动电流过大或者无法启动的问题。但也产生了其他风险，由于板内芯片所需电压各异和芯片电路欠防倒灌措施，如隔离驱动芯片、门电路芯片等，进行上电时序控制易引起板内各电压之间出现电流倒灌的问题，由此增加了上电时间导致板卡无法启动的风险。
[0003]倒灌的危害有很多，其一是容易产生过电流损害器件，其二是打破了上电时序，易引起其他器件的误动作。详细介绍下第二种情况，比如门电路的输入电压是5V，逻辑输出的高电平是3.3V，当5V上电且3.3V还未上电时，门电路的3.3V管脚会产生倒灌电压，如果倒灌电压足够大会导致FPGA等芯片3.3V的启动时间提前了，并且上电斜率也不满足规范要求，就容易导致上电失败，特别是在低温条件下，上电时间会增加很多，更容易引起启动问题。

技术实现思路

[0004]为了解决因电流倒灌导致器件损坏或器件误动作的问题，本专利技术提供了一种基于上电时序控制电路的防电流倒灌系统和方法。本专利技术利用MOS管和晶体三极管搭建供电控制电路，增加了倒灌电流泄放路径，从而解决倒灌问题，保证上电安全。
[0005]本专利技术通过下述技术方案实现：
[0006]一种基于上电时序控制电路的防电流倒灌系统，包括倒灌电流泄放电路、供电控制电路、延时电路、分压电路、开关电路和限流电阻；
[0007]其中，所述倒灌电流泄放电路采用NMOS管，其用于控制前级电源上电产生的倒灌电流流向地；
[0008]所述供电控制电路采用PMOS管，其用于控制电源芯片的输出电压供给后级的负载；
[0009]所述开关电路采用晶体三极管，用于实现所述倒灌电流泄放电路和供电控制电路的导通切换；
[0010]所述延时电路用于使NMOS管的关断时间和PMOS管的导通时间错开；
[0011]辅助电压通过限流电阻连接到NMOS管的栅极；所述辅助电压依次通过限流电阻、延时电路连接到PMOS管的栅极；
[0012]所述分压电路用于将所述开关电路的导通设定为固定值。
[0013]作为优先实施方式，本专利技术的延时电路由电阻R2和电容C1构成。
[0014]作为优先实施方式，本专利技术的NMOS管采用导通电压︱V
T
︱为2V的NMOS管。
[0015]作为优先实施方式，本专利技术的PMOS管采用导通电压︱V
T
︱为1V的PMOS管。
[0016]作为优先实施方式，本专利技术的分压电路由分压电阻R7和分压电阻R8构成，将晶体三极管的导通设置为0.7V。
[0017]作为优先实施方式，本专利技术的系统还包括滤波电容；
[0018]所述滤波电容设置在所述电源芯片的输出电压位置，起到对地滤波作用。
[0019]第二方面吧，本专利技术提出了基于上述防电流倒灌系统实现的工作方法，包括：
[0020]在第n
‑
1路电源未上电时，第n
‑
1路电源对应的开关电路不导通，NMOS管的栅极通过限流电阻上拉至辅助电压为高电平，则NMOS管导通，而PMOS管的栅极也上拉至辅助电压为高电平，则PMOS管关断；其中，n为大于等于2的正整数；
[0021]在第n
‑
1路电源开始上电但经过分压电路的分压未到开关电路导通值的时候，则第n
‑
1路电源对应的开关电路仍是关断的，NMOS管保持导通状态，而PMOS管保持关断状态；此时，只有辅助电压工作，限流电阻和延时电路形成闭环电路，延时电路的电容持续充电；
[0022]充电完成后，NMOS管和PMOS管的栅极电压为辅助电压；
[0023]当经过分压电路的分压到达开关电路导通值，则第n
‑
1路电源已经达到有效电压，此时开关电路导通，NMOS管的栅极下拉至低变成低电平，倒灌电流泄放电路关断，由于延时电路的作用，PMOS管的栅极电平降低，当电源芯片第n路输出的电压升高至预设值时，将使PMOS的︱V
GS
︱超过导通阈值，第n路电源将能正常输出；
[0024]开关电路导通使延时电路和开关电路形成闭环回路，延时电路的电容进行放电。
[0025]作为优先实施方式，本专利技术的延时电路的电容持续充电过程中，时刻t的充电过程表示为：
[0026]U
t
＝VDD*[1
‑
exp(
‑
t/((R1+R2)*C1))][0027]其中U
t
是电容电压，VDD是辅助电压，R1为限流电阻，R2为延时电路的电阻，C1为延时电路的电容；
[0028]时间常数为：
[0029]τ1＝(R1+R2)*C1。
[0030]作为优先实施方式，本专利技术的延时电路的电容放电过程中，时刻t的放电过程表示为：
[0031]U
t
＝VDD*exp(
‑
t/(R2*C1))
[0032]时间常数为：
[0033]τ2＝R2*C1。
[0034]作为优先实施方式，本专利技术中：
[0035]R2*C1≥t2[0036]3(R2*C1)≤t3[0037]其中，t2为NMOS管关断时间，t3为电源芯片第n路输出的电压升高至预设值的时间。
[0038]本专利技术具有如下的优点和有益效果：
[0039]相较于现有的电源芯片只能保证实现顺序上电，不能解决上电倒灌的问题，本专利技术采用PMOS和NMOS来构建供电控制电路，发挥两者的优势，以简单的结构实现电路交替开关的特性，可操作性强，解决了顺序上电产生电流倒灌的缺点，并且使用适当的延时电路保证了上电安全。
[0040]本专利技术
附图说明
[0041]此处所说明的附图用来提供对本专利技术实施例的进一步理解，构成本申请的一部分，并不构成对本专利技术实施例的限定。在附图中：
[0042]图1为本专利技术实施例的多路电源的防倒灌系统电路原理图。
[0043]图2为本专利技术实施例的两路电源的防倒灌系统电路原理图。
[0044]图3为本专利技术实施例的防倒灌系统的工作流程图。
[0045]图4为本专利技术实施例的防倒灌系统的工作波形图。
具体实施方式
[0046]在下文中，可在本专利技术的各种实施例中使用的术语“包括”或“可包括”指示所专利技术的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本专利技术的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于上电时序控制电路的防电流倒灌系统，其特征在于，包括倒灌电流泄放电路、供电控制电路、延时电路、分压电路、开关电路和限流电阻；其中，所述倒灌电流泄放电路采用NMOS管，其用于控制前级电源上电产生的倒灌电流流向地；所述供电控制电路采用PMOS管，其用于控制电源芯片的输出电压供给后级的负载；所述开关电路采用晶体三极管，用于实现所述倒灌电流泄放电路和供电控制电路的导通切换；所述延时电路用于使NMOS管的关断时间和PMOS管的导通时间错开；辅助电压通过限流电阻连接到NMOS管的栅极；所述辅助电压依次通过限流电阻、延时电路连接到PMOS管的栅极；所述分压电路用于将所述开关电路的导通设定为固定值。2.根据权利要求1所述的一种基于上电时序控制电路的防电流倒灌系统，其特征在于，所述延时电路由电阻R2和电容C1构成。3.根据权利要求1所述的一种基于上电时序控制电路的防电流倒灌系统，其特征在于，所述NMOS管采用导通电压︱V
T
︱为2V的NMOS管。4.根据权利要求1所述的一种基于上电时序控制电路的防电流倒灌系统，其特征在于，所述PMOS管采用导通电压︱V
T
︱为1V的PMOS管。5.根据权利要求1所述的一种基于上电时序控制电路的防电流倒灌系统，其特征在于，所述分压电路由分压电阻R7和分压电阻R8构成，将晶体三极管的导通设置为0.7V。6.根据权利要求1
‑
5任一项所述的一种基于上电时序控制电路的防电流倒灌系统，其特征在于，还包括滤波电容；所述滤波电容设置在所述电源芯片的输出电压位置，起到对地滤波作用。7.基于权利要求1
‑
6任一项所述的防电流倒灌系统实现的工作方法，其特征在于，包括：在第n
‑
1路电源未上电时，第n
‑
1路电源对应的开关电路不导通，NMOS管的栅极通过限流电阻上拉至辅助电压为高电平，则NMOS管导通，而PMOS...

【专利技术属性】
技术研发人员：张银，谢林峰，吴鹏飞，
申请(专利权)人：四川九洲电器集团有限责任公司，
类型：发明
国别省市：