半导体器件及其制作方法、三维存储器以及存储系统技术方案

本申请提供一种半导体器件及其制作方法、三维存储器以及存储系统，制造方法包括：提供衬底，衬底上形成有虚拟栅极层，衬底包括第一区域和第二区域；在位于第一区域的虚拟栅极层上形成多个第一图案，并在位于第二区域的虚拟栅极层上形成第二图案；去除第二图案；通过多个第一图案对虚拟栅极层进行图案化，以形成虚拟栅极。通过避免出现由于刻蚀负载效应导致第一图案的尺寸发生波动的问题，有利于提高利用该方法形成的半导体器件的可靠性。该方法形成的半导体器件的可靠性。该方法形成的半导体器件的可靠性。

【技术实现步骤摘要】
半导体器件及其制作方法、三维存储器以及存储系统


[0001]本申请涉及半导体
，尤其涉及一种半导体器件及其制作方法、三维存储器以及存储系统。

技术介绍

[0002]目前，随着超大规模集成电路的迅速发展，半导体器件为了达到更快的运算速度、更大的数据存储量，芯片朝向更高的元件密度、高集成度方向发展。
[0003]在半导体器件中，由于不同区域通常对应的不同的功能装置，故不同区域的器件图形密度要求存在差异，这会进一步导致在形成半导体器件时，不同区域的交界处出现严重的刻蚀负载效应，使得部分器件图形的成形尺寸不符合在对应区域上的关键尺寸，影响部分关键图形起到的功能作用，故半导体器件的可靠性也会受到波及。

技术实现思路

[0004]本申请提供一种半导体器件及其制作方法、三维存储器以及存储系统，旨在解决由于不同区域存在的图形密度差异，导致制成半导体器件的可靠性较低的问题。
[0005]为了解决上述问题，第一方面，本申请提供一种半导体器件的制作方法，包括：提供衬底，所述衬底上形成有虚拟栅极层，所述衬底包括第一区域和第二区域；在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案；去除所述第二图案；通过多个所述第一图案对所述虚拟栅极层进行图案化，以形成虚拟栅极。
[0006]其中，所述第二图案与相邻的一个所述第一图案的间距等于相邻的两个所述第一图案的间距。
[0007]其中，所述第一图案的尺寸等于第二图案的尺寸。
[0008]其中，所述衬底上还形成有牺牲层，所述虚拟栅极层和所述牺牲层依次覆盖在所述衬底上；所述在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案的步骤中，所述第二图案和多个所述第一图案形成于所述牺牲层的表面。
[0009]其中，所述在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案的步骤，包括：在所述虚拟栅极层上形成图案层，对位于所述第一区域或所述第二区域的所述图案层进行离子掺杂；利用所述图案层在所述第一区域形成多个第一图案，并在所述第二区域形成第二图案。
[0010]其中，所述去除所述第二图案的步骤，包括：形成覆盖所述第二图案以及多个所述第一图案的氧化层，覆盖于多个所述第一图案层上的所述氧化层的厚度大于覆盖于所述第二图案上的所述氧化层的厚度；依次刻蚀去除覆盖于所述第二图案上的氧化层以及所述第二图案。
[0011]其中，所述依次刻蚀去除覆盖于所述第二图案上的氧化层以及所述第二图案的步
骤，包括：刻蚀覆盖于所述第二图案以及多个所述第一图案上的所述氧化层，以去除覆盖于所述第二图案上的所述氧化层，并减薄覆盖于多个所述第一图案上的所述氧化层；刻蚀去除暴露的所述第二图案，并保留多个所述第一图案。
[0012]其中，所述依次刻蚀去除覆盖于所述第二图案上的所述氧化层以及所述第二图案的步骤之后，还包括：去除覆盖于多个所述第一图案上的所述氧化层。
[0013]其中，所述通过多个所述第一图案刻蚀所述虚拟栅极层以形成虚拟栅极的步骤，包括：形成位于每个所述第一图案两侧的二次图案；去除多个所述第一图案；通过所述二次图案刻蚀所述虚拟栅极层以形成所述虚拟栅极。
[0014]其中，所述形成位于每个所述第一图案两侧的二次图案的步骤，包括：形成覆盖多个所述第一图案的二次图案层；回刻所述二次图案层以形成位于每个所述第一图案两侧的二次图案。
[0015]其中，所述通过所述多个第一图案刻蚀所述虚拟栅极层以形成虚拟栅极的步骤之后，还包括：将所述虚拟栅极置换为栅极结构。
[0016]第二方面，本申请还提供一种半导体器件，包括：衬底，所述衬底包括第一区域和第二区域；位于所述第一区域的所述衬底上的多个第一栅极结构，多个所述第一栅极结构呈等间距排布。
[0017]其中，所述半导体器件还包括：位于所述第一区域的所述衬底上的多个源漏接触，每个所述源漏接触位于相邻的两个所述第一栅极结构之间，且每个所述源漏接触到相邻的两个所述第一栅极结构的距离相等。
[0018]第三方面，本申请还提供一种三维存储器，所述三维存储器包括存储单元阵列和外围电路，其中，所述外围电路包括上述所述的半导体器件。
[0019]第四方面，本申请还提供一种存储系统，包括控制器和三维存储器，所述控制器耦合至所述三维存储器并用于控制所述三维存储器存储数据，所述三维存储器包括如上述所述的半导体器件。
[0020]在本申请提供的半导体器件的制作方法中，通过设计在第一区域形成多个第一图案时，也在第二区域形成第二图案，以避免单独在第一区域上形成多个第一图案，从而减弱形成多个第一图案时存在的刻蚀负载效应，减少由于刻蚀负载效应导致的第一图案尺寸的波动，使得通过多个第一图案来图案化虚拟栅极层以形成虚拟栅极后，虚拟栅极的间距也是均匀分布的，有利于提高利用该方法形成的半导体器件的可靠性。
附图说明
[0021]为了更清楚地说明本申请的技术方案，下面将对根据本申请而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1是本申请实施例提供的半导体器件的制作方法的流程示意图；
[0023]图2A～2O是本申请实施例提供的半导体器件在制作方法各阶段的剖视示意图；
[0024]图3是本申请实施例提供的半导体器件的剖视示意图；
[0025]图4是本申请实施例提供的一种三维存储器的结构示意框图；
[0026]图5是本申请实施例提供的一种存储系统的结构示意框图。
具体实施方式
[0027]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0028]在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供衬底，所述衬底上形成有虚拟栅极层，所述衬底包括第一区域和第二区域；在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案；去除所述第二图案；通过多个所述第一图案对所述虚拟栅极层进行图案化，以形成虚拟栅极。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第二图案与相邻的一个所述第一图案的间距等于相邻的两个所述第一图案的间距。3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一图案的尺寸等于第二图案的尺寸。4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述衬底上还形成有牺牲层，所述虚拟栅极层和所述牺牲层依次覆盖在所述衬底上；所述在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案的步骤中，所述第二图案和多个所述第一图案形成于所述牺牲层的表面。5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在位于所述第一区域的所述虚拟栅极层上形成多个第一图案，并在位于所述第二区域的所述虚拟栅极层上形成第二图案的步骤，包括：在所述虚拟栅极层上形成图案层，对位于所述第一区域或所述第二区域的所述图案层进行离子掺杂；利用所述图案层在所述第一区域形成多个第一图案，并在所述第二区域形成第二图案。6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述去除所述第二图案的步骤，包括：形成覆盖所述第二图案以及多个所述第一图案的氧化层，覆盖于多个所述第一图案层上的所述氧化层的厚度大于覆盖于所述第二图案上的所述氧化层的厚度；依次刻蚀去除覆盖于所述第二图案上的氧化层以及所述第二图案。7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述依次刻蚀去除覆盖于所述第二图案上的氧化层以及所述第二图案的步骤，包括：刻蚀覆盖于所述第二图案以及多个所述第一图案上的所述氧化层，以去除覆盖于所述第二图案上的所述氧化层，...

【专利技术属性】
技术研发人员：颜丙杰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：