半导体装置制造方法及图纸

提供能够提高耐压的半导体装置。该半导体装置具有第1导电型的第1半导体区域和第3半导体区域、第2导电型的第2半导体区域、构造体、栅极电极及高电阻部。第2半导体区域设置于第1半导体区域之上。第3半导体区域设置于第2半导体区域之上。构造体的绝缘部与第1半导体区域的一部分、第2半导体区域及第3半导体区域并排。构造体的导电部设置于绝缘部中，具有与第1半导体区域对置的部分。栅极电极与第2半导体区域对置。高电阻部的电阻比第1半导体区域高。构造体沿第2、第3方向设置多个。多个构造体具有第1～第3构造体。高电阻部在第1方向上与假想圆的圆心重叠，该假想圆穿过第1、第2及第3构造体各自的第2方向及第3方向上的中心。体各自的第2方向及第3方向上的中心。体各自的第2方向及第3方向上的中心。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术的实施方式涉及半导体装置。

技术介绍

[0002]纵向型的Metal Oxide Semiconductor Field Effect Transistor(MOSFE T)等半导体装置被使用于电力变换等用途。关于该半导体装置，要求耐压的提高。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开2020
‑
47742号公报

技术实现思路

[0006]本专利技术要解决的技术问题
[0007]本专利技术要解决的技术问题在于提供能够提高耐压的半导体装置。
[0008]用于解决技术问题的手段
[0009]实施方式所涉及的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、构造体、栅极电极和高电阻部。所述第2半导体区域设置于所述第1半导体区域之上。所述第3半导体区域选择性地设置于所述第2半导体区域之上。所述构造体具有绝缘部和导电部。所述绝缘部在与从所述第1半导体区域朝向所述第2半导体区域的第1方向垂直的第2方向和与所述第1方向垂直并与所述第2方向交叉的第3方向上，与所述第1半导体区域的一部分、所述第2半导体区域及所述第3半导体区域并排。所述导电部设置于所述绝缘部中，具有在所述第2方向及所述第3方向上与所述第1半导体区域对置的部分。所述栅极电极在所述第2方向及所述第3方向上与所述第2半导体区域对置。所述高电阻部设置于所述第1半导体区域中，电阻比所述第1半导体区域高。所述构造体沿所述第2方向及所述第3方向设置有多个。多个所述构造体具有所述第1构造体、第2构造体和第3构造体。所述第2构造体在所述第2方向上与所述第1构造体相邻。所述第3构造体在所述第3方向上与所述第1构造体相邻。所述高电阻部在所述第1方向上与假想圆的圆心重叠，该假想圆穿过所述第1构造体、所述第2构造体及所述第3构造体各自的所述第2方向及所述第3方向上的中心。
附图说明
[0010]图1是表示第1实施方式所涉及的半导体装置的一部分的俯视图。
[0011]图2是图1的II－II剖视图。
[0012]图3是表示第2实施方式所涉及的半导体装置的一部分的俯视图。
[0013]图4是图3的IV
‑
IV剖视图。
具体实施方式
[0014]下面，参照附图对本专利技术的各实施方式进行说明。
[0015]附图是示意性或者概念性的附图，各部分的厚度与宽度的关系、部分间的大小的比率等并不限于与现实的情况相同。即使在表示相同部分的情况下，有时根据附图而彼此的尺寸、比率也不同地表示。
[0016]在本申请说明书和各图中，对与已经说明的要素相同的要素标注同一附图标记而适当省略详细的说明。
[0017]在下面的说明及附图中，n
+
、n
－
及p
+
、p的标记表示各杂质浓度的相对的高低。即，带有“+”的标记与不带有“+”及“－”的任一个的标记相比，表示杂质浓度相对较高，带有“－”的标记与不带有“+”及“－”的任一个的标记相比，表示杂质浓度相对较低。这些标记在这些区域包含有成为受主的杂质和成为施主的杂质这两者的情况下，表示这些杂质相互补偿后的净杂质浓度的相对高低。
[0018]关于以下进行说明的各实施方式，可以使各半导体区域的p型和n型反转而实施各实施方式。
[0019](第1实施方式)
[0020]图1是表示第1实施方式所涉及的半导体装置的一部分的俯视图。
[0021]图2是图1的II－II剖视图。
[0022]第1实施方式所涉及的半导体装置100例如是纵向型的MOSFET。半导体装置100是所谓的点构造的MOSFET。
[0023]如图1及图2所示那样，半导体装置100具有n
－
型(第1导电型)漂移区域1(第1半导体区域)、p型(第2导电型)基底区域2(第2半导体区域)、n
+
型源极区域3(第3半导体区域)、n
+
型漏极区域5、栅极电极10、构造体20及高电阻部30。
[0024]在下面的各实施方式的说明中，使用第1方向D1、第2方向D2及第3方向D3。将从n
－
型漂移区域1朝向p型基底区域2的方向设为第1方向D1。将与第1方向D1垂直的一个方向设为第2方向D2。将与第1方向D1垂直、与第2方向D2交叉的方向设为第3方向D3。另外，为了说明，将从n
－
型漂移区域1朝向p型基底区域2的方向称为“上”，将其相反方向称为“下”。这些方向基于n
－
型漂移区域1与p型基底区域2的相对性的位置关系，与重力的方向无关。
[0025]如图1及图2所示那样，在半导体装置100的下部设置有n
+
型漏极区域5。在n
+
型漏极区域5之上设置有n
－
型漂移区域1。在n
－
型漂移区域1之上设置有p型基底区域2。在p型基底区域2之上选择性地设置有n
+
型源极区域3。
[0026]构造体20具有绝缘部21及导电部22。绝缘部21在第2方向D2及第3方向D3上，与n
－
型漂移区域1的一部分、p型基底区域2及n
+
型源极区域3并排。导电部22设置于绝缘部21中。导电部22的至少一部分在第2方向D2及第3方向D3上，与n
－
型漂移区域1的一部分并排。导电部22的一部分在第2方向D2及第3方向D3上，可以进一步与p型基底区域2及n
+
型源极区域3并排。
[0027]在半导体装置100，栅极电极10也设置于绝缘部21中。栅极电极10在第2方向D2及第3方向D3上，设置于导电部22上部的周围。在栅极电极10与导电部22之间设置有绝缘部21的一部分。由此，栅极电极10和导电部22彼此电分离。
[0028]栅极电极10在第2方向D2及第3方向D3上，隔着栅极绝缘层11而与p型基底区域2对
置。栅极电极10也可以隔着栅极绝缘层11进一步与n
－
型漂移区域1及n
+
型源极区域3对置。在半导体装置100，绝缘部21的一部分作为栅极绝缘层11起作用。
[0029]高电阻部30设置于n
－
型漂移区域1中。在该例中，高电阻部30设置于n
－
型漂移区域1中、p型基底区域2中及n
+
型源极区域3中。高电阻部30在第1方向D1上不与构造体20重叠。高电阻部30的电阻高于n
－
型漂移区域1的电阻。
[0030]n
－
型漂移区域1经由n
+
型漏极区域5而与漏极电极41电连接。漏极电极41例如设置于n
+
型漏极区域5之下。
[0031]p型本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其中，具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置于所述第1半导体区域之上；第1导电型的第3半导体区域，选择性地设置于所述第2半导体区域之上；构造体，具有绝缘部和导电部，该绝缘部在与从所述第1半导体区域朝向所述第2半导体区域的第1方向垂直的第2方向上和与所述第1方向垂直且与所述第2方向交叉的第3方向上，与所述第1半导体区域的一部分、所述第2半导体区域及所述第3半导体区域并排，该导电部设置于所述绝缘部中，具有在所述第2方向及所述第3方向上与所述第1半导体区域对置的部分；栅极电极，在所述第2方向及所述第3方向上与所述第2半导体区域对置；以及高电阻部，设置于所述第1半导体区域中，电阻高于所述第1半导体区域，所述构造体沿所述第2方向及所述第3方向设置多个，多个所述构造体具有第1构造体、在所述第2方向上与所述第1构造体相邻的第2构造体和在所述第3方向上与所述第1构造体相邻的第3构造体，所述高电阻部在所述第1方向上与假想圆的圆心重叠，该假想圆穿过所述第1构造体、所述第2构造体及所述第3构造体各自的所述第2方向及所述第3方向上的中心。2.如权利要求1所述的半导体装置，其中，所述第1构造体、所述第2构造体及所述第3构造体在沿所述第1方向观察时被...

【专利技术属性】
技术研发人员：菊地拓雄，伊藤和幸，阿久津敏，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：