电力专用时钟分路复用电路制造技术

本申请涉及一种电力专用时钟分路复用电路，包括：时钟发生电路、时钟缓冲电路、电网芯片、至少一个端口物理层PHY芯片；电网芯片上集成有至少两个介质访问控制器MAC；时钟发生电路与时钟缓冲电路连接，时钟缓冲电路的第一输出端与电网芯片的第一时钟引脚连接，第一时钟引脚分别与各MAC连接，时钟缓冲电路的第二输出端分别与各PHY芯片的第二时钟引脚连接；时钟发生电路生成时钟信号；时钟缓冲电路生成第一同源时钟信号和第二同源时钟信号，并将第一同源时钟信号传输至电网芯片的第一时钟引脚，将第二同源时钟信号分别传输至各PHY芯片的第二时钟引脚。该电力专用时钟分路复用电路减少了以太网接口电路的引脚布线的数量。了以太网接口电路的引脚布线的数量。了以太网接口电路的引脚布线的数量。

【技术实现步骤摘要】
电力专用时钟分路复用电路


[0001]本申请涉及电力系统
，特别是涉及一种电力专用时钟分路复用电路。

技术介绍

[0002]在电力系统中，以太网接口广泛应用于变电站和电力线通信等场合中，以太网接口的硬件电路主要由介质访问控制器（Media Access Control，MAC）和物理层（Physical Layer，PHY）芯片构成，其中MAC集成在电网芯片中，PHY芯片在电网芯片外部，MAC和PHY芯片之间通过简化的介质无关接口（Reduced Medium Independent Interface，RMII）或者简化的千兆介质无关接口（Reduced Gigabit Medium Independent Interface，RGMII）实现数据收发。通常，在变电站自动化应用中，通过以太网接口传输采样值（Sampled Value，SV）报文时，需要保证多路以太网接口的时钟信号为同步时钟信号。
[0003]传统技术中，针对以太网接口的硬件电路中的每一对MAC和PHY芯片，是通过各自对应的时钟发生电路生成同源时钟信号，并将生成的同源时钟信号通过引脚布线分别接入MAC的时钟引脚和PHY芯片的时钟引脚中。
[0004]然而，传统技术中存在以太网接口的硬件电路中引脚布线数量多的问题。

技术实现思路

[0005]基于此，有必要针对上述技术问题，提供一种能够减少以太网接口的硬件电路引脚布线数量的电力专用时钟分路复用电路。
[0006]一种电力专用时钟分路复用电路，其特征在于，所述电力专用时钟分路复用电路包括：时钟发生电路、时钟缓冲电路、电网芯片、至少一个端口物理层PHY芯片；所述电网芯片上集成有至少两个介质访问控制器MAC；所述时钟发生电路与所述时钟缓冲电路连接，所述时钟缓冲电路的第一输出端与所述电网芯片的第一时钟引脚连接，所述第一时钟引脚分别与各所述MAC连接，所述时钟缓冲电路的第二输出端分别与各所述PHY芯片的第二时钟引脚连接；所述时钟发生电路，用于生成时钟信号；所述时钟缓冲电路，用于根据所述时钟信号生成第一同源时钟信号和第二同源时钟信号，并将所述第一同源时钟信号传输至所述电网芯片的第一时钟引脚，将所述第二同源时钟信号分别传输至各所述PHY芯片的第二时钟引脚。
[0007]在其中一个实施例中，所述时钟缓冲电路，用于根据所述时钟信号和预设的分路值，生成所述第一同源时钟信号和所述第二同源时钟信号；所述分路值为根据各所述MAC的数量或各所述PHY芯片的数量确定的。
[0008]在其中一个实施例中，所述时钟缓冲电路中包括：处理芯片，所述处理芯片与所述时钟发生电路连接；所述处理芯片，用于根据所述时钟信号和所述分路值生成所述第一同源时钟信号和所述第二同源时钟信号。
[0009]在其中一个实施例中，所述电网芯片包括：时钟同步电路；所述时钟同步电路包括所述第一时钟引脚，所述第一时钟引脚分别与所述处理芯片和各所述MAC的第三时钟引脚连接；所述时钟同步电路，用于对所述第一同源时钟信号进行相位补偿，并将相位补偿后的同源时钟信号同步至各所述MAC的第三时钟引脚。
[0010]在其中一个实施例中，所述时钟缓冲电路包括：第一变频电路；所述第一变频电路的输入端与所述处理芯片连接，所述第一变频电路的输出端与所述第一时钟引脚连接；所述第一变频电路，用于对所述第一同源时钟信号进行变频处理，得到第一变频处理后的同源时钟信号，并将所述第一变频处理后的同源时钟信号传输至所述电网芯片的第一时钟引脚。
[0011]在其中一个实施例中，各所述PHY芯片中包括：第二变频电路；所述第二变频电路与所述处理芯片连接；所述第二变频电路，用于对所述第二同源时钟信号进行变频处理，得到第二变频处理后的同源时钟信号；其中，所述第二变频处理后的同源时钟信号的频率与所述第一变频处理后的同源时钟信号的频率相同。
[0012]在其中一个实施例中，所述时钟发生电路包括：晶体振荡器；所述时钟发生电路，用于通过所述晶体振荡器生成所述时钟信号。
[0013]在其中一个实施例中，各所述MAC与各所述PHY芯片一一对应。
[0014]在其中一个实施例中，所述时钟缓冲电路通过第一布线将所述第一同源时钟信号传输至所述电网芯片的第一时钟引脚，通过至少一个第二布线将所述第二同源时钟信号传输至所述PHY芯片的第二时钟引脚。
[0015]在其中一个实施例中，所述第一布线与所述第二布线等长，所述第二布线的数量与各所述PHY芯片的数量相同。
[0016]上述电力专用时钟分路复用电路，包括时钟发生电路、时钟缓冲电路、电网芯片、至少一个端口物理层PHY芯片，电网芯片上集成至少有两个介质访问控制器MAC，其中，时钟发生电路与时钟缓冲电路连接，时钟缓冲电路的第一输出端与电网芯片的第一时钟引脚连接，第一时钟引脚与各MAC连接，时钟缓冲电路的第二输出端分别与PHY芯片的第二时钟引脚连接，时钟发生电路用于生成时钟信号，时钟缓冲电路用于将时钟信号生成第一同源时钟信号和第二同源时钟信号，通过时钟缓冲电路的第一输出端将第一同源时钟信号传输至电网芯片的第一时钟引脚，同时，通过时钟缓冲电路的第二输出端将第二同源时钟信号分别传输至各PHY芯片的第二时钟引脚，由于该电力专用时钟分路复用电路中是将时钟缓冲电路的第一输出端的第一同源时钟信号传输至电网芯片的第一时钟引脚，而不是将时钟缓冲电路的第一输出端的第一同源时钟信号分别传输至各MAC中，因此，通过该电力专用时钟分路复用电路减少了将同源时钟传输至各MAC的布线数量，也可以保证电网芯片中各MAC和各PHY芯片的时钟信号的同源，从而减少了以太网接口电的硬件电路引脚布线数量。
附图说明
[0017]图1为一个实施例提供的传统技术中以太网接口电路的示意图；图2为一个实施例提供的传统技术中以太网接口电路的示意图；
图3为一个实施例提供的传统技术中以太网接口电路的示意图；图4为一个实施例提供的传统技术中以太网接口电路的示意图；图5为一个实施例提供的传统技术中以太网接口电路的示意图；图6为一个实施例中电力专用时钟分路复用电路的示意图；图7为另一个实施例中电力专用时钟分路复用电路的示意图；图8为另一个实施例中电力专用时钟分路复用电路的示意图；图9为另一个实施例中电力专用时钟分路复用电路的示意图；图10为另一个实施例中电力专用时钟分路复用电路的示意图；图11为另一个实施例中电力专用时钟分路复用电路的示意图；图12为另一个实施例中电力专用时钟分路复用电路的示意图；图13为另一个实施例中电力专用时钟分路复用电路的示意图；附图标记说明：时钟发生电路：10；晶体振荡器：101；时钟缓冲电路：20；处理芯片：201；第一变频电路：202；电网芯片：30；MAC：301；时钟同步电路：302；PHY芯片：40；第二变频电路：401。
具体实施方式
[0018]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电力专用时钟分路复用电路，其特征在于，所述电力专用时钟分路复用电路包括：时钟发生电路、时钟缓冲电路、电网芯片、至少一个物理层PHY芯片；所述电网芯片上集成有至少两个介质访问控制器MAC；所述时钟发生电路与所述时钟缓冲电路连接，所述时钟缓冲电路的第一输出端与所述电网芯片的第一时钟引脚连接，所述第一时钟引脚分别与各所述MAC连接，所述时钟缓冲电路的第二输出端分别与各所述PHY芯片的第二时钟引脚连接；所述时钟发生电路，用于生成时钟信号；所述时钟缓冲电路，用于根据所述时钟信号生成第一同源时钟信号和第二同源时钟信号，并将所述第一同源时钟信号传输至所述电网芯片的第一时钟引脚，将所述第二同源时钟信号分别传输至各所述PHY芯片的第二时钟引脚。2.根据权利要求1所述的电力专用时钟分路复用电路，其特征在于，所述时钟缓冲电路，用于根据所述时钟信号和预设的分路值，生成所述第一同源时钟信号和所述第二同源时钟信号；所述分路值为根据各所述MAC的数量或各所述PHY芯片的数量确定的。3.根据权利要求2所述的电力专用时钟分路复用电路，其特征在于，所述时钟缓冲电路中包括：处理芯片，所述处理芯片与所述时钟发生电路连接；所述处理芯片，用于根据所述时钟信号和所述分路值生成所述第一同源时钟信号和所述第二同源时钟信号。4.根据权利要求3所述的电力专用时钟分路复用电路，其特征在于，所述电网芯片包括：时钟同步电路；所述时钟同步电路包括所述第一时钟引脚，所述第一时钟引脚分别与所述处理芯片和各所述MAC的第三时钟引脚连接；所述时钟同步电路，用于对所述第一同源时钟信号进行相位补偿，并将相位补偿后的同源时钟信号同步...

【专利技术属性】
技术研发人员：向柏澄，李鹏，习伟，李立浧，杨奇逊，曾祥君，尹项根，姚浩，陈军健，关志华，张巧惠，陶伟，
申请(专利权)人：南方电网数字电网研究院有限公司，
类型：发明
国别省市：