面积高效的非重叠信号生成器制造技术

本公开的某些方面通常涉及一种功率级(100)。功率级通常包括第一晶体管(122)；第二晶体管(120)，其漏极耦合到第一晶体管的漏极；第一栅极驱动电路(102)，耦合在功率级(105)的输入节点与第一晶体管(122)的栅极之间；以及第二栅极驱动电路(104)，具有耦合在输入节点与第二晶体管的栅极之间的第一信号路径(慢路径：140)。在某些方面中，第二栅极驱动电路包括位于第一信号路径中的多个缓冲器(180、182、184、186)；以及多个电子器件(170、172、196、198)，耦合到多个缓冲器并且被配置为施加与驱动第二晶体管(120)的栅极相关联的延迟以跟踪与经由第一栅极驱动电路(102)驱动第一晶体管(122)的栅极相关联的延迟。(122)的栅极相关联的延迟。(122)的栅极相关联的延迟。

【技术实现步骤摘要】
【国外来华专利技术】面积高效的非重叠信号生成器
[0001]优先权要求
[0002]本专利申请要求于2020年1月24日提交的题为“面积高效的非重叠信号生成器”的非临时申请号16/752,412的优先权，该申请已转让给本申请的受让人并且在此通过引用明确并入本文。


[0003]本公开的某些方面一般涉及电子电路，更具体地，涉及一种用于功率级的栅极驱动电路系统。

技术介绍

[0004]随着集成电路(IC)的最小特征尺寸继续缩小以及对降低功耗的需求持续存在，数字电路的核心逻辑段由不断降低的电压(诸如低至1.0V或更低)供应。然而，IC的其他段的电源电压可能会保持处于较高的电压水平。因此，电压电平移位器(例如，电平移位电路)可以用于将信号从相对较低的电源电压电平移位到相对较高的电源电压。

技术实现思路

[0005]本公开的某些方面一般涉及一种功率级。功率级通常包括第一晶体管；第二晶体管，其漏极耦合到第一晶体管的漏极；第一栅极驱动电路，耦合在功率级的输入节点与第一晶体管的栅极之间；第二栅极驱动电路，具有耦合在输入节点与第二晶体管的栅极之间的第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种功率级，包括：第一晶体管；第二晶体管，其漏极耦合到所述第一晶体管的漏极；第一栅极驱动电路，耦合在所述功率级的输入节点与所述第一晶体管的栅极之间；以及第二栅极驱动电路，具有耦合在所述输入节点与所述第二晶体管的栅极之间的第一信号路径，其中所述第二栅极驱动电路包括：多个缓冲器，位于所述第一信号路径中；以及多个电子器件，耦合到所述多个缓冲器并且被配置为施加与驱动所述第二晶体管的所述栅极相关联的延迟，以跟踪与经由所述第一栅极驱动电路驱动所述第一晶体管的所述栅极相关联的延迟。2.根据权利要求1所述的功率级，其中所述多个电子器件包括所述第一栅极驱动电路的电子器件的复制品。3.根据权利要求1所述的功率级，其中所述多个电子器件包括：第三晶体管，耦合在第一电压轨与所述多个缓冲器中的第一缓冲器的电源节点之间；以及第一电容元件，耦合到所述第一缓冲器的输出。4.根据权利要求3所述的功率级，其中所述第一电压轨的电压低于所述第一栅极驱动电路的第二电压轨的电压。5.根据权利要求3所述的功率级，其中所述第一电容元件耦合在所述第一缓冲器的所述输出与所述第三晶体管的所述栅极之间。6.根据权利要求3所述的功率级，其中所述第一电容元件包括第四晶体管，其中所述第四晶体管的漏极耦合到所述第四晶体管的源极和所述第一缓冲器的所述输出。7.根据权利要求3所述的功率级，其中所述第一栅极驱动电路包括：锁存电路，耦合所述第一晶体管的所述栅极；以及第四晶体管，耦合到所述锁存电路，其中所述第三晶体管为所述第四晶体管的复制品。8.根据权利要求7所述的功率级，其中所述第三晶体管的栅源电压与所述第四晶体管的栅源电压相同。9.根据权利要求3所述的功率级，其中所述第一电容元件被配置为复制与所述第一栅极驱动电路相关联的电容元件。10.根据权利要求9所述的功率级，其中所述第一栅极驱动电路包括：第四晶体管，耦合到所述第一晶体管的所述栅极，与所述第一栅极驱动电路相关联的所述电容元件包括第四晶体管的结电容。11.根据...

【专利技术属性】
技术研发人员：周曲波，王彦，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：