【技术实现步骤摘要】
一种延迟电路和半导体存储器
[0001]本公开涉及半导体存储器
，尤其涉及一种延迟电路和半导体存储器。
技术介绍
[0002]在信号处理领域，经常涉及到对某一信号的下降沿进行延时。目前，现有延迟电路会对输入信号的下降沿和上升沿同时进行延时处理，所以还需要对延时后的信号和原信号进行逻辑运算，从而获得上升沿不变、下降沿延时的输出信号。然而，在输入信号的脉冲宽度大于延时宽度时，前述电路能够正常进行工作，以得到所需要的延时后信号；然而，在输入信号的脉冲宽度小于延时宽度时，前述电路无法获得所需要的延时后信号，导致信号错误。
技术实现思路
[0003]本公开提供了一种延迟电路和半导体存储器，通过多个延迟单元组合来实现信号延时处理，不受输入信号的脉冲宽度的影响，提高延时的可靠性。
[0004]本公开的技术方案是这样实现的：
[0005]第一方面，本公开实施例提供了一种延迟电路，包括：
[0006]所述延迟电路包括至少一个第一延迟单元和至少一个第二延迟单元；
[0007]所述第一延迟单元...
【技术保护点】
【技术特征摘要】
1.一种延迟电路，其特征在于，所述延迟电路包括至少一个第一延迟单元和至少一个第二延迟单元；所述第一延迟单元与所述第二延迟单元交错设置，且所述第二延迟单元用于接收所述第一延迟单元的输出信号；位于所述延迟电路首位的第一延迟单元或第二延迟单元的输入端用于接收初始输入信号，位于所述延迟电路末位的第一延迟单元或第二延迟单元用于输出延时后的所述初始输入信号。2.根据权利要求1所述的延迟电路，其特征在于，在所述初始输入信号的下降沿延时时间大于所述初始输入信号的上升沿延时时间的情况下，所述第一延迟单元位于所述延迟电路首位，所述第二延迟单元位于所述延迟电路末位，所述第一延迟单元的数目与所述第二延迟单元的数目相同；在所述初始输入信号的上升沿延时时间大于所述初始输入信号的下降沿延时时间的情况下，所述第二延迟单元位于所述延迟电路首位，所述第一延迟单元位于所述延迟电路末位，所述第一延迟单元的数目与所述第二延迟单元的数目相同。3.根据权利要求2所述的延迟电路，其特征在于，所述第一延迟单元和所述第二延迟单元均包括反相器；所述反相器，包括第一开关管和第二开关管，所述第一开关管用于连接所述反相器的电源端和所述第一延迟单元或第二延迟单元的输出端，所述第二开关管用于连接所述反相器的接地端和所述第一延迟单元或第二延迟单元的输出端；其中，所述第一开关管的电流导通能力与所述第二开关管的电流导通能力不同。4.根据权利要求3所述的延迟电路，其特征在于，在所述第一延迟单元中，所述第一开关管的电流导通能力小于所述第二开关管的电流导通能力；在所述第二延迟单元中，所述第一开关管的电流导通能力大于所述第二开关管的电流导通能力。5.根据权利要求3所述的延迟电路，其特征在于，所述第一开关管的第一端和所述第二开关管的第一端均为所述延迟单元的输入端，所述第一开关管的第三端和所述第二开关管的第二端均为所述延迟单元的输出端；所述第一开关管的第二端与第一电源信号连接，所述第二开关管的第三端与地信号连接。6.根据权利要求5所述的延迟电路，其特征在于，所述第一开关管的类型为P型场效应管，所述第二开关管的类型为N型场效应管；所述P型场效应管的第一端为栅极，所述P型场效应管的第二端为源级，所述P型场效应管的第三端为漏级；所述N型场效应管的第一端为栅极，所述N型场效应管的第二端为漏级，所述N型场效应管的第三端为源级。7.根据权利要求3
‑
6任一项所述的延迟电路，其特征在于，所述第一开关管的尺寸小于或等于所述第二开关管的尺寸；其中，所述第一开关管的宽长比与第一开关管的宽长比的比值为1：1～3；或者，所述第一开关管的尺寸大于所述第二开关管的尺寸；其中，所述第一开关管的宽长比
与第二开关管的宽长比的比值为1.5～3：1。8.根据权利要求3
‑
6任一项所述的延迟电路，其特征在于，所述第一延迟单元还包括第一延时组件；其中，所述...
【专利技术属性】
技术研发人员：陈啸宸，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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