半导体结构制造技术

技术编号：34819661 阅读：18 留言：0更新日期：2022-09-03 20:30

本实用新型专利技术公开了一种半导体结构，包括第一底电极和第二底电极设置在衬底上。第一底电极包括第一侧壁和第二侧壁，第二底电极包括第三侧壁和第四侧壁，且第二侧壁面向第三侧壁。上部支撑层位于第一底电极和第二底电极之间并且接触第二侧壁和第三侧壁。上部支撑层与衬底之间包括空腔。电容介质层，位于所述第一底电极和所述第二底电极上。导电材料，位于所述电容介质层上并填满空腔。第一侧壁的上部包括一斜坡轮廓，且斜坡轮廓的一下端不低于上部支撑层的下表面。斜坡轮廓可改善电容介质层的均匀性并帮助导电材料填满空腔。匀性并帮助导电材料填满空腔。匀性并帮助导电材料填满空腔。

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【技术实现步骤摘要】
半导体结构

[0001]本技术涉及一种半导体结构，特别涉及一种包括堆叠式电容(stacked capacitor)的半导体结构。

技术介绍

[0002]动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各个存储单元是由一个晶体管(transistor)以及与所述晶体管电连接的一个电容(capacitor)构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。控制电路通过横跨阵列区并且与各个存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定址至各个存储单元来控制各个存储单元的资料的存取。
[0003]为了缩小存储单元的尺寸而制作出具备更高集密度的芯片，存储单元的结构已朝向三维(three
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dimensional)发展，例如采用埋入式字线连接(buried wordline)以及堆叠式电容(stacked capacitor)。堆叠式电容垂直设置在衬底上方，藉此可节省电容所占据的衬底面积，还可方便地通过增加电容的电极板的高度来获得更大的电容量。随着存储单元密度增加，堆叠式电容的排列也越来越紧密，提高了制造的困难度，也影响到电容的可靠度品质。

技术实现思路

[0004]本技术目的之一在于提供一种包括堆叠式电容(stacked ca

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：一衬底；一第一底电极和一第二底电极设置在所述衬底上，其中所述第一底电极包括一第一侧壁和一第二侧壁，所述第二底电极包括一第三侧壁和一第四侧壁，所述第二侧壁面向所述第三侧壁，所述第一侧壁的上部包括一斜坡轮廓；一上部支撑层，位于所述第一底电极和所述第二底电极之间并且接触所述第二侧壁和所述第三侧壁，其中所述上部支撑层包括一上表面和一下表面，所述斜坡轮廓的一下端不低于所述上部支撑层的所述下表面；一空腔，位于所述衬底和所述上部支撑层之间；一电容介质层，位于所述第一底电极和所述第二底电极上；以及一导电材料，位于所述电容介质层上并填满空腔。2.如权利要求1所述的半导体结构，其特征在于，所述斜坡轮廓的所述下端介于所述上部支撑层的所述上表面和所述下表面之间。3.如权利要求1所述的半导体结构，其特征在于，所述斜坡轮廓的所述下端高于所述上部支撑层的所述上表面。4.如权利要求1所述的半导体结构，其特征在于，所述第二侧壁和所述第三侧壁的上部分别包括一笔直轮廓，垂直于所述上部支撑层的所述上表面。5.如权利要求1所述的半导体结构，其特征在...

【专利技术属性】
技术研发人员：童宇诚，张钦福，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：

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