时钟校准电路、装置及方法制造方法及图纸

本发明专利技术提供一种时钟校准电路、装置及方法，时钟校准电路仅需以检测周期为分频系数对时钟信号进行分频处理，以使得到的分频信号的有效脉冲产生在检测终止时刻，然后在检测终止时刻附近，即分频信号有效脉冲产生时刻附近检测参考时钟信号的有效边沿，得到检测结果，进而根据检测结果实现待输出的分频信号的有效边沿向参考时钟信号的有效边沿靠齐，相比于采用标准参考信号对时钟信号每个时钟周期都进行校准，本方案仅需对分频信号进行边沿校准，如此通过消除累计误差来提高分频信号的精度，该方式对外部标准授时系统的输入要求较低，适合长时间校准或无人值守的场景。合长时间校准或无人值守的场景。合长时间校准或无人值守的场景。

【技术实现步骤摘要】
时钟校准电路、装置及方法


[0001]本申请涉及时钟电路
，特别是涉及提供一种时钟校准电路、装置及方法。

技术介绍

[0002]为保证电子设备的正常工作，常常需要在内部设置时钟电路，以提供时钟信号。
[0003]时钟电路中通常设置有晶振或振荡器，由于其工作特性，输出的时钟信号的实际频率与标称频率存在一些偏差，因此需要对其进行校准。现有的校准方式是基于外部标准参考信号对时钟信号的每个时钟周期进行校准，然后经分频处理后得到目标时钟信号，然而该方式对参考信号的精度要求较高，因此对提供参考信号的外部标准授时系统的输入要求也较高。

技术实现思路

[0004]本申请提供一种时钟校准电路，其特征在于，应用于时钟电路，所述时钟电路用于提供时钟信号，所述时钟校准电路包括：
[0005]分频模块，用于与所述时钟电路连接，用于以检测周期为分频系数对所述时钟信号进行分频处理，得到分频信号；
[0006]检测模块，用于与所述时钟电路连接，并与所述分频模块连接，用于:
[0007]在仅存在一个参考时钟信号的有效边沿，且距离所述检测周期检测终止时刻第一预设时长的时间范围内，以所述时钟信号对所述参考时钟信号的有效边沿进行检测，得到检测结果；根据所述检测结果确定下一所述检测周期的脉冲校准数量、检测起始时刻和分频起始时刻，以及对下一所述检测周期的所述分频信号进行修正；
[0008]校准模块，用于与所述时钟电路连接，并与所述检测模块连接，用于根据所述检测周期、所述时钟信号、校准周期和所述脉冲校准数量对待输出的所述校准周期内的所述时钟信号进行脉冲校准。
[0009]在其中一个实施例中，所述检测模块还用于：
[0010]根据所述检测周期和所述第一预设时长生成窗口检测信号，其中所述窗口检测信号的有效脉冲对应一个所述参考时钟信号的有效边沿，且所述窗口检测信号的有效脉冲的两端分别与所述检测终止时刻相差所述第一预设时长；
[0011]基于所述窗口检测信号，以所述时钟信号对所述参考时钟信号的有效边沿进行检测，得到所述检测结果。
[0012]在其中一个实施例中，所述检测结果包括截止到所述检测终止时刻检测到所述参考时钟信号的有效边沿的情况，以及检测到所述有效边沿的检测时刻与所述检测终止时刻之间的时长信息；所述时长信息被表征为第一数量的时钟周期；所述脉冲校准数量包括加脉冲数量；所述检测模块还用于若在所述检测终止时刻之前检测到所述有效边沿，则：
[0013]以所述第一数量作为所述加脉冲数量；
[0014]以所述检测时刻作为所述检测起始时刻和所述分频起始时刻；
[0015]调整所述分频信号的有效脉冲，以使所述分频信号的有效脉冲产生在所述检测时刻；
[0016]其中，所述加脉冲数量用于指示增加脉冲的数量。
[0017]在其中一个实施例中，所述第一预设时长为第二数量的所述时钟信号的时钟周期，所述检测模块还用于：
[0018]在所述窗口检测信号的有效脉冲生成时刻，以所述第二数量作为初始值进行所述时钟信号的时钟周期的递减计数，直至在所述检测终止时刻之前检测到所述有效边沿，以计数结束时的所述第二数量作为所述第一数量。
[0019]在其中一个实施例中，所述脉冲校准数量还包括减脉冲数量，所述检测模块还用于若截止到所述检测终止时刻仍未检测到所述有效边沿，则：
[0020]以所述第一数量作为所述减脉冲数量；其中，所述减脉冲数量用于指示减少脉冲的数量；
[0021]以所述检测时刻作为所述检测起始时刻和所述分频起始时刻；
[0022]维持所述分频信号。
[0023]在其中一个实施例中，所述检测模块还用于：
[0024]若截止到所述检测终止时刻仍未检测到所述有效边沿，则以0作为初始值进行所述时钟信号时钟周期的递增计数，得到计数值，直至检测到所述有效边沿，以计数结束时的所述计数值作为所述第一数量。
[0025]在其中一个实施例中，所述校准模块包括：
[0026]生成控制单元，与所述检测模块连接，用于根据所述检测周期和所述校准周期校正所述加脉冲数量，并根据所述校准周期和校正后的所述加脉冲数量生成加脉冲使能信号；
[0027]脉冲补偿单元，分别与所述生成控制单元和所述时钟电路连接，用于根据所述时钟信号和所述加脉冲使能信号增加待输出的所述校准周期内的所述时钟信号的脉冲。
[0028]在其中一个实施例中，所述生成控制单元还用于：
[0029]若所述检测周期等于所述校准周期，则维持所述加脉冲数量不变；
[0030]若所述检测周期大于所述校准周期，则以[N(T1/T2)]作为校正后的所述加脉冲数量；
[0031]若所述检测周期小于所述校准周期，则以N(T1/T2)作为校正后的所述加脉冲数量；
[0032]其中，[]表示向下取整，N为校正前的所述加脉冲数量，T1为所述校准周期，T2为所述检测周期。
[0033]在其中一个实施例中，所述校准周期被表征为2
n
个所述时钟信号的时钟周期，校正后的所述加脉冲数量被表征为：
[0034][0035]其中，A为校正后的所述加脉冲数量，A
i
的值为0或1，i、m和n为自然数，且m小于n；
[0036]所述生成控制单元还用于：
[0037]若A
i
的值为1，则在各轮分割中，设置分割点以将前分割点对所述校准周期划分形
成的区间一分为二，并以分割点所在时刻作为第一触发时刻，直到得到2
i
个所述第一触发时刻，所述前分割点为在当前轮分割之前设置的分割点；
[0038]基于所述第一触发时刻，产生宽度为所述时钟信号的一个时钟周期的脉冲，得到所述加脉冲使能信号。
[0039]在其中一个实施例中，所述生成控制单元还用于：
[0040]在所述第一触发时刻延迟第二预设时长后，产生宽度为所述时钟信号的一个时钟周期的脉冲，得到所述加脉冲使能信号；其中，所述第二预设时长为所述时钟周期的整数倍。
[0041]在其中一个实施例中，当所述脉冲校准数量还包括减脉冲数量时；
[0042]所述生成控制单元还用于根据所述检测周期和所述校准周期校正所述减脉冲数量，并根据所述校准周期和校正后的所述减脉冲数量生成减脉冲使能信号；
[0043]所述脉冲补偿单元还用于根据所述时钟信号和所述减脉冲使能信号减少待输出的所述校准周期内的所述时钟信号的脉冲。
[0044]在其中一个实施例中，所述生成控制单元还用于：
[0045]若所述检测周期等于所述校准周期，则维持所述减脉冲数量不变；
[0046]若所述检测周期大于所述校准周期，则以[M(T1/T2)]作为校正后的所述减脉冲数量；
[0047]若所述检测周期小于所述校准周期，则以M(T1/T2)作为校正后的所述减脉冲数量；
[0048]其中，[]表示向下取整，M为校正前的所述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟校准电路，其特征在于，应用于时钟电路，所述时钟电路用于提供时钟信号，所述时钟校准电路包括：分频模块，用于与所述时钟电路连接，用于以检测周期为分频系数对所述时钟信号进行分频处理，得到分频信号；检测模块，用于与所述时钟电路连接，并与所述分频模块连接，用于:在仅存在一个参考时钟信号的有效边沿，且距离所述检测周期检测终止时刻第一预设时长的时间范围内，以所述时钟信号对所述参考时钟信号的有效边沿进行检测，得到检测结果；根据所述检测结果确定下一所述检测周期的脉冲校准数量、检测起始时刻和分频起始时刻，以及对下一所述检测周期的所述分频信号进行修正；校准模块，用于与所述时钟电路连接，并与所述检测模块连接，用于根据所述检测周期、所述时钟信号、校准周期和所述脉冲校准数量对待输出的所述校准周期内的所述时钟信号进行脉冲校准。2.根据权利要求1所述的时钟校准电路，其特征在于，所述检测模块还用于：根据所述检测周期和所述第一预设时长生成窗口检测信号，其中所述窗口检测信号的有效脉冲对应一个所述参考时钟信号的有效边沿，且所述窗口检测信号的有效脉冲的两端分别与所述检测终止时刻相差所述第一预设时长；基于所述窗口检测信号，以所述时钟信号对所述参考时钟信号的有效边沿进行检测，得到所述检测结果。3.根据权利要求2所述的时钟校准电路，其特征在于，所述检测结果包括截止到所述检测终止时刻检测到所述参考时钟信号的有效边沿的情况，以及检测到所述有效边沿的检测时刻与所述检测终止时刻之间的时长信息；所述时长信息被表征为第一数量的所述时钟信号的时钟周期；所述脉冲校准数量包括加脉冲数量；所述检测模块还用于若在所述检测终止时刻之前检测到所述有效边沿，则：以所述第一数量作为所述加脉冲数量；以所述检测时刻作为所述检测起始时刻和所述分频起始时刻；调整所述分频信号的有效脉冲,以使所述分频信号的有效脉冲产生在所述检测时刻；其中，所述加脉冲数量用于指示增加脉冲的数量。4.根据权利要求3所述的时钟校准电路，其特征在于，所述第一预设时长为第二数量的所述时钟信号的时钟周期，所述检测模块还用于：在所述窗口检测信号的有效脉冲生成时刻，以所述第二数量作为初始值进行所述时钟信号的时钟周期的递减计数，直至在所述检测终止时刻之前检测到所述有效边沿，以计数结束时的所述第二数量作为所述第一数量。5.根据权利要求3所述的时钟校准电路，其特征在于，所述脉冲校准数量还包括减脉冲数量，所述检测模块还用于若截止到所述检测终止时刻仍未检测到所述有效边沿，则：以所述第一数量作为所述减脉冲数量；其中，所述减脉冲数量用于指示减少脉冲的数量；以所述检测时刻作为所述检测起始时刻和所述分频起始时刻；维持所述分频信号。
6.根据权利要求5所述的时钟校准电路，其特征在于，所述检测模块还用于：若截止到所述检测终止时刻仍未检测到所述有效边沿，则以0作为初始值进行所述时钟信号的时钟周期的递增计数，得到计数值，直至检测到所述有效边沿，以计数结束时的所述计数值作为所述第一数量。7.根据权利要求3或5所述的时钟校准电路，其特征在于，所述校准模块包括：生成控制单元，与所述检测模块连接，用于根据所述检测周期和所述校准周期校正所述加脉冲数量，并根据所述校准周期和校正后的所述加脉冲数量生成加脉冲使能信号；脉冲补偿单元，分别与所述生成控制单元和所述时钟电路连接，用于根据所述时钟信号和所述加脉冲使能信号增加待输出的所述校准周期内的所述时钟信号的脉冲。8.根据权利要求7所述的时钟校准电路，其特征在于，所述生成控制单元还用于：若所述检测周期等于所述校准周期，则维持所述加脉冲数量不变；若所述检测周期大于所述校准周期，则以[N(T1/T2)]作为校正后的所述加脉冲数量；若所述检测周期小于所述校准周期，则以N(T1/T2)作为校正后的所述加脉冲数量；其中，[]表示向下取整，N为校正前的所述加脉冲数量，T1为所述校准周期，T2为所述检测周期。9.根据权利要求7所述的时钟校准电路，其特征在于，所述校准周期被表征为2
n
个所述时钟信号的时钟周期，校正后的所述加脉冲数量被表征为：其中，A为校正后的所述加脉冲数量，A
i
的值为0或1，i、m和n为自然数，且m小于n；所述生成控制单元还用于：若A
i
的值为1，则在各轮分割中...

【专利技术属性】
技术研发人员：ꢀ五一IntClH零三K五一二五，
申请(专利权)人：深圳数马电子技术有限公司，
类型：发明
国别省市：