图案化的方法技术

一种图案化的方法。所述方法可包括：在衬底上提供层，所述层具有多个孔；以及沿轨迹引导多个离子以沿第一方向拉长所述多个孔，所述第一方向在由所述衬底的前表面界定的衬底平面内延伸。本发明专利技术可减小用于产生特征图案的掩模的数目的能力，其中所述特征可分隔开比由单一掩模可实现的临限间隔小的距离。一掩模可实现的临限间隔小的距离。一掩模可实现的临限间隔小的距离。

【技术实现步骤摘要】
图案化的方法
[0001]本申请是中国申请号为201680048977.8，专利技术名称为“将衬底图案化的方法”的专利申请的分案申请，原申请的申请日是2016年6月2日。


[0002]本专利技术实施例涉及晶体管加工技术，且更具体而言，涉及将衬底图案化的方法。

技术介绍

[0003]随着半导体装置继续按比例缩放至更小的尺寸，将特征图案化的能力变得愈发难以实现。一方面，这些困难包括对于给定的技术世代而言获得具有目标大小的特征的能力。另一困难为获得经图案化特征的正确形状及堆积密度(packing density)的能力、以及获得对在先前加工操作中所图案化的结构进行正确覆盖的能力。
[0004]在另一实例中，覆盖误差(overlay error)代表对将光刻技术扩展至高级节点的挑战。尽管已使用多重图案化(multi
‑
patterning)来解决特征的线条宽度及线条节距的减小，然而覆盖成为越来越大的挑战。一个原因是随着特征线条/空间的减小，覆盖需求变得更小。第二个原因是随着多个切割掩模(cut mask)正投入使用，出现了衬底上的切割掩模与其他特征之间的多重覆盖问题。
[0005]针对这些及其他考量，本专利技术的改良可为有用的。

技术实现思路

[0006]提供此
技术实现思路
是为了以简化形式介绍以下在具体实施方式中所进一步阐述的一系列概念。此
技术实现思路
并非旨在识别所主张主题的关键特征或本质特征，且此
技术实现思路
也并非旨在帮助确定所主张主题的范围。
[0007]在一个实例中，一种将衬底图案化的方法可包括：在所述衬底上提供表面特征，所述表面特征具有沿衬底平面内的第一方向的第一尺寸及沿所述衬底平面内的第二方向的第二尺寸，其中所述第二方向垂直于所述第一方向；以及在存在含有反应性物质的反应性气氛的条件下，相对于所述衬底平面的垂线以非零入射角沿所述第一方向将第一曝光中的第一离子引导至所述表面特征；其中所述第一曝光沿所述第一方向蚀刻所述表面特征，其中在所述引导之后，所述表面特征保持沿所述第二方向的所述第二尺寸，且其中所述表面特征具有沿所述第一方向的不同于所述第一尺寸的第三尺寸。
[0008]在另一实施例中，一种将衬底图案化的方法可包括：在所述衬底上提供具有至少一个孔的层；以及在存在含有反应性物质的反应性气氛的条件下，相对于衬底平面的垂线以非零入射角沿第一方向将第一曝光中的第一离子引导至所述层；其中所述第一曝光利用所述第一离子及所述反应性气氛增大所述孔沿所述第一方向的第一孔尺寸，而不增大所述孔沿与所述第一方向垂直的第二方向的第二孔尺寸。
[0009]在另一实施例中，一种将衬底图案化的方法可包括：确定在用于光刻工艺的相邻掩模特征之间的临限间距；在所述衬底上提供层；利用第一光刻掩模形成第一组孔，所述第
一光刻掩模的相邻特征之间所具有的间距不小于所述临限间距；以及在存在含有反应性物质的反应性气氛的条件下，相对于衬底平面的垂线以非零入射角沿第一方向将第一曝光中的第一离子引导至所述层，其中在所述第一曝光之后所述第一组孔的至少两个孔由沿所述第一方向的第一最终孔间隔表征，所述第一最终孔间隔小于所述临限间隔。
附图说明
[0010]图1A示出根据本专利技术的各种实施例来加工装置结构的侧视图。
[0011]图1B示出在根据图1A所示情景加工所述装置结构之后的侧视图。
[0012]图1C示出图1A所示情景的俯视平面图。
[0013]图1D示出图1B所示情景的俯视平面图。
[0014]图2A示出根据本专利技术的各种实施例来加工装置结构的侧视图。
[0015]图2B说明在根据图2A所示情景加工所述装置结构之后的侧视图。
[0016]图2C示出图2A所示情景的俯视平面图。
[0017]图2D示出图2B所示情景的俯视平面图。
[0018]图3A至图3D说明根据本专利技术另一些实施例的一维反应性离子蚀刻的另一实例。
[0019]图4A及图4B说明根据本专利技术另一些实施例的一维反应性离子蚀刻的另一实例。
[0020]图5A至图5B示出其中可利用一维反应性离子蚀刻来产生孔阵列的另一实施例。
[0021]图6说明根据本专利技术的另一些实施例利用一维反应性离子蚀刻所形成的接触结构。
[0022]图7A及图7B示出本专利技术的其中对存储器结构应用一维反应性离子蚀刻的又一实施例。
[0023]图8A说明以平面图示出的目标装置排列，图8B示出三个掩模的掩模排列，图8C示出使用两个掩模的示例性掩模排列，而图8D示出自图8C所示掩模排列衍生出的示例性沟槽排列。
[0024]图9A示出线条阵列在加工之前的俯视平面图。
[0025]图9B示出图9A所示线条阵列在根据一个实施例的一维反应性离子蚀刻之后的俯视平面图。
[0026]图9C示出图9A所示线条阵列在根据另一实施例的一维反应性离子蚀刻之后的俯视平面图。
[0027]图10示出示例性工艺流程。
[0028][符号说明][0029]100、200、300、400、600：装置结构
[0030]102、302、402：第一层
[0031]104、304、404：第二层
[0032]106、306、406：第三层
[0033]108、308、408：第四层
[0034]110、310、410：孔
[0035]112、204、908、910：离子
[0036]114、116、206、208、210：侧壁
[0037]118：衬底平面
[0038]120：垂线
[0039]122：反应性物质
[0040]124：顶面
[0041]126：表面
[0042]130：提取板
[0043]132：提取开孔
[0044]134：等离子体
[0045]150、902：衬底
[0046]202：柱
[0047]412、720：方向
[0048]502：目标形状
[0049]504：掩模特征
[0050]506：最终形状
[0051]508：末端部分
[0052]510：近接掩模
[0053]520：经图案化层
[0054]522：沟槽
[0055]602：源极/汲极区
[0056]604、606：接触通孔
[0057]702：存储器阵列
[0058]704：存储节点触点
[0059]706：位线触点
[0060]708：字线
[0061]710：位线
[0062]712：初始接触孔
[0063]714：接触孔
[0064]716：有源区
[0065]800：装置排列
[0066]820：掩模排列
[0067]830：沟槽排列
[0068]904：线条
[0069]906、916本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种图案化的方法，包括：在衬底上提供层，所述层具有多个孔；以及沿轨迹引导多个离子以沿第一方向拉长所述多个孔，所述第一方向在由所述衬底的前表面界定的衬底平面内延伸。2.根据权利要求1所述的方法，其中在引导所述离子之前所述多个孔具有沿所述第一方向的初始间隔距离，并且在引导所述离子之后具有沿所述第一方向的最终间隔距离，所述最终间隔距离小于所述初始间隔距离。3.根据权利要求2所述的方法，其中初所述初始间隔距离为约10纳米，所述最终间隔距离为小于10纳米。4.根据权利要求1所述的方法，其中所述多个孔包括多个沟槽。5.根据权利要求1所述的方法，其中所述多个孔包括多个通孔。6.根据权利要求1所述的方法，其中所述离子由从离子源以相对于所述衬底平面非正交角引导的带状束沿所述轨迹提供。7.根据权利要求2所述的方法，其中在引导所述离子之前，通过第一光刻工艺产生所述多个孔的所述初始间隔距离。8.根据权利要求7所述的方法，其中所述最终间隔距离被赋予到所述多个孔中，而无需额外的光刻工艺。9.根据权利要求1所述的方法，其中通过相对于第二方向选择性地...

【专利技术属性】
技术研发人员：赛门，
申请(专利权)人：瓦里安半导体设备公司，
类型：发明
国别省市：