一种半导体器件及其制备方法技术

本发明专利技术了提供一种半导体器件及其制备方法，包括：衬底、堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠于所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；其中衬底、所述一介电层及第一极板构成第一电容，第一极板、第二介电层及第二极板构成第二电容，第二极板、第三介电层及第三极板构成第三电容，第三极板、第四介电层及第四极板构成第四电容。本发明专利技术中的半导体器件中具有四个电容，通过增加电容的个数，并改变各电容之间的串并联关系，可以在不改变所述半导体器件面积的情况下增加电容值。体器件面积的情况下增加电容值。体器件面积的情况下增加电容值。

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术涉及半导体制造领域，尤其涉及一种半导体器件及其制备方法。

技术介绍

[0002]电容在集成电路中具有广泛的作用，如可以起到耦合、滤波以及补偿等作用，PPS电容是集成电路中常用的器件，广泛应用与频率调制和防止模拟电路发射噪声的器件中。
[0003]PPS电容器为两层多晶硅极板与衬底构成的三层极板的电容结构，在半导体器件需要较大电容的情况下，通常通过增加PPS电容器各极板之间的有效接触面积来增加电容，但增加极板之间的有效接触面积会显著增大器件的尺寸，制约集成电路的小型化。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制备方法，解决PPS电容器的电容和尺寸无法兼顾的问题。
[0005]为了达到上述目的，本专利技术提供了一种半导体器件，包括：
[0006]衬底、堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠于所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；
[0007]其中，所述衬底、所述第一介电层及所述第一极板构成第一电容，所述第一极板、所述第二介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。
[0008]可选的，所述衬底包括存储区和电容区，所述堆叠层位于所述电容区，所述存储区设置有栅极结构，所述栅极结构包括两个对称设置的栅极叠层及位于两个所述栅极叠层之间的源线层，所述栅极叠层包括依次堆叠在所述衬底上的遂穿氧化层、浮栅层、栅极介质层及控制栅层；
[0009]其中，所述第一极板与所述浮栅层为同一膜层的不同部分，所述第二介电层与所述栅极介质层为同一膜层的不同部分，所述第二极板包括第一部分及覆盖所述第一部分的第二部分，所述第一部分与所述控制栅层为同一膜层的不同部分，所述第二部分与所述源线层为同一膜层的不同部分。
[0010]可选的，所述第一介电层及所述第一极板依次堆叠后覆盖部分所述衬底，所述第二介电层及所述第二极板依次堆叠后覆盖所述第一极板，所述第三介电层及所述第三极板依次堆叠后覆盖部分所述第二极板，所述第四介电层及所述第四极板依次堆叠后覆盖部分所述第三极板；
[0011]所述半导体器件还包括金属布线层，位于所述钝化层上，且通过电连接件与所述衬底、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容和所述第二电容串联后与所述第三电容及所述第四电容并联。
[0012]可选的，对所述衬底、所述第二极板、所述第三极板及所述第四极板分别施加第一
电压、第二电压、第三电压及第四电压，所述第二电压大于所述第一电压及所述第三电压，所述第四电压大于所述第三电压。
[0013]可选的，所述第一介电层及所述第一极板依次堆叠后覆盖部分所述衬底，所述第二介电层及所述第二极板依次堆叠后覆盖部分所述第一极板，所述第三介电层及所述第三极板依次堆叠后覆盖部分所述第二极板，所述第四介电层及所述第四极板依次堆叠后覆盖部分所述第三极板；
[0014]所述半导体器件还包括金属布线层，位于所述钝化层上，且通过电连接件与所述衬底、所述第一极板、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容、所述第二电容所述第三电容和所述第四电容并联。
[0015]可选的，对所述衬底、所述第一极板、所述第二极板、所述第三极板及所述第四极板分别施加第一电压、第五电压、第二电压、第三电压及第四电压，所述第五电压大于所述第一电压及第二电压，所述第三电压大于所述第四电压及第二电压。
[0016]基于同一专利技术构思，本专利技术还提供一种半导体器件的制备方法，包括：
[0017]提供衬底，在所述衬底上形成堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠在所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；
[0018]其中，所述衬底、所述第一介电层及所述第一极板构成第一电容，所述第一极板、所述第一介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。
[0019]可选的，所述电容区上形成有堆叠层，所述存储区上形成有栅极结构，形成所述堆叠层及所述栅极结构的步骤包括：
[0020]在所述衬底上依次形成堆叠的第一介质层、第一多晶硅层、第二介质层和第二多晶硅层；
[0021]刻蚀除去所述存储区上的部分所述第二多晶硅层、所述第二介质层、所述第一多晶硅层及所述第一介质层，所述存储区上剩余的所述第一介质层、所述第一多晶硅层、所述第二介质层和所述第二多晶硅层构成两个对称设置的栅极叠层，每个所述栅极叠层中的所述第一介质层、所述第一多晶硅层、所述第二介质层和所述第二多晶硅层分别构成遂穿氧化层、浮栅层、栅极介质层及控制栅层；
[0022]在所述衬底上形成第三多晶硅层，所述第三多晶硅层覆盖所述电容区上的所述第二多晶硅层，且充满两个所述栅极叠层之间的区域，两个所述栅极叠层之间的所述第三多晶硅层构成源线层，两个所述栅极叠层及所述源线层构成所述栅极结构；
[0023]除去所述存储区上所述栅极结构外的所述第三多晶硅层。
[0024]可选的，除去所述存储区上所述栅极结构外的所述第三多晶硅层之后，形成所述堆叠层的步骤还包括：
[0025]刻蚀除去所述电容区上的部分所述第三多晶硅层、所述第二多晶硅层、所述第二介质层、所述第一多晶硅层及所述第一介质层，所述电容区上剩余的所述第一介质层、所述第一多晶硅层、所述第二介质层、所述第二多晶硅层及所述第三多晶硅层依次堆叠后覆盖部分所述衬底，并分别构成所述第一介电层、所述第一极板、所述第二介电层、所述第二极
板的第一部分及所述第二极板的第二部分；
[0026]在所述电容区上依次形成第三介质层及第四多晶硅层，所述第三介质层与所述第四多晶硅层依次覆盖所述第二极板及剩余的所述衬底，刻蚀除去部分所述第四多晶硅层及所述第三介质层，剩余的所述第三介质层及所述第四多晶硅层堆叠后覆盖部分所述第二极板，以分别构成所述第三介电层及所述第三极板；
[0027]在所述电容区上依次形成第四介质层及第五多晶硅层，所述第四介质层与所述第五多晶硅层依次覆盖所述第三极板、剩余的所述第二极板及所述衬底，刻蚀除去部分所述第五多晶硅层及所述第四介质层，剩余的所述第四介质层及所述第五多晶硅层依次堆叠后覆盖部分所述第三极板，以分别构成所述第四介电层及所述第四极板。
[0028]可选的，形成栅极结构及所述堆叠层之后，还包括：
[0029]在所述衬底上形成所述介质层，所述介质层覆盖所述栅极结构及所述堆叠层；
[0030]在所述介质层上形成金属布线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底、堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠于所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；其中，所述衬底、所述第一介电层及所述第一极板构成第一电容，所述第一极板、所述第二介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。2.如权利要求1所述的一种半导体器件，其特征在于，所述衬底包括存储区和电容区，所述堆叠层位于所述电容区，所述存储区设置有栅极结构，所述栅极结构包括两个对称设置的栅极叠层及位于两个所述栅极叠层之间的源线层，所述栅极叠层包括依次堆叠在所述衬底上的遂穿氧化层、浮栅层、栅极介质层及控制栅层；其中，所述第一极板与所述浮栅层为同一膜层的不同部分，所述第二介电层与所述栅极介质层为同一膜层的不同部分，所述第二极板包括第一部分及覆盖所述第一部分的第二部分，所述第一部分与所述控制栅层为同一膜层的不同部分，所述第二部分与所述源线层为同一膜层的不同部分。3.如权利要求1所述的一种半导体器件，其特征在于，所述第一介电层及所述第一极板依次堆叠后覆盖部分所述衬底，所述第二介电层及所述第二极板依次堆叠后覆盖所述第一极板，所述第三介电层及所述第三极板依次堆叠后覆盖部分所述第二极板，所述第四介电层及所述第四极板依次堆叠后覆盖部分所述第三极板；所述半导体器件还包括金属布线层，位于所述钝化层上，且通过电连接件与所述衬底、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容和所述第二电容串联后与所述第三电容及所述第四电容并联。4.如权利要求3所述的一种半导体器件，其特征在于，对所述衬底、所述第二极板、所述第三极板及所述第四极板分别施加第一电压、第二电压、第三电压及第四电压，所述第二电压大于所述第一电压及所述第三电压，所述第四电压大于所述第三电压。5.如权利要求1所述的一种半导体器件，其特征在于，所述第一介电层及所述第一极板依次堆叠后覆盖部分所述衬底，所述第二介电层及所述第二极板依次堆叠后覆盖部分所述第一极板，所述第三介电层及所述第三极板依次堆叠后覆盖部分所述第二极板，所述第四介电层及所述第四极板依次堆叠后覆盖部分所述第三极板；所述半导体器件还包括金属布线层，位于所述钝化层上，且通过电连接件与所述衬底、所述第一极板、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容、所述第二电容所述第三电容和所述第四电容并联。6.如权利要求5所述的一种半导体器件，其特征在于，对所述衬底、所述第一极板、所述第二极板、所述第三极板及所述第四极板分别施加第一电压、第五电压、第二电压、第三电压及第四电压，所述第五电压大于所述第一电压及第二电压，所述第三电压大于所述第四电压及第二电压。7.一种半导体器件的制备方法，其特征在于，包括：提供衬底，在所述衬底上形成堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠在所述衬底上的第一介
电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；其中，所述衬底、所述第一介电层及所述第一极板构成第一电容，所述第一极板、所述第一介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。8.如权利要求7所述的一种半导体器件的制备方法，其特征在于，所述电容区上形成有堆叠层，所述存储区上形成有栅极结构，形成所述堆叠层及所述栅极结构的步骤包括：在所述衬底上依次形成堆叠的第一介质层、第一多晶硅层、第二介质层和第二多晶硅层；刻蚀除去所述存储区上的部分所述第二多晶硅层、所述第二介质层、所述第一多晶硅层及所述第一介质层，所述存储区上剩余的所述第一介质层、所述第一多晶硅层、...

【专利技术属性】
技术研发人员：汤志林，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：