一体成型芯片电感及DC-DC电路制造技术

本实用新型专利技术涉及一种一体成型芯片电感及一种DC

【技术实现步骤摘要】
一体成型芯片电感及DC
‑
DC电路


[0001]本技术涉及电子元器件领域，尤其是一种一体成型芯片电感及DC
‑
DC电路。

技术介绍

[0002]随着电子产品的体积越来越小，功率越来越大，电子元件也向着小体积，大功率方面发展。电感器的需求朝着低损耗、小体积、大电流，在高频和高温环境下仍保持优良的温升电流及饱和电流特性，工作频率覆盖范围广。随之而来对软磁材料的要求是：低损耗、合适的磁导率以及高饱和磁通密度。现有技术的芯片电感，其Pin针通过塑胶支架粘贴在磁体上，粘贴Pin针后电感的整体体积增大；为了满足尺寸的要求，往往需要把磁体的尺寸做小，这样会影响到电感的电气特性。

技术实现思路

[0003]本技术所要解决的技术问题是：
[0004]提供一种一体成型芯片电感以及DC
‑
DC电路，解决现有电感的整体体积较大，或者，为了满足尺寸的要求把磁体的尺寸做小而造成电气特性较低等问题。
[0005]为解决上述技术问题，本技术采用如下技术方案：
[0006]一体成型芯片电感，包括磁芯以及磁芯内部的绕组，所述一体成型芯片电感的还包括若干Pin针，所述若干Pin针是直接电镀在磁芯上且暴露于磁芯表面的金属镀层；所述Pin针用于与电路中的无源元件连接，起传递信号的作用。
[0007]在一些具体实施例中，所述Pin针的金属镀层在磁体上的厚度>10
µ
m；所述Pin针是在磁芯上形成的一层以上金属镀层。所述无源元件包括电阻、电容、半导体、mos管中的至少一种。
[0008]在一些具体实施例中，所述一层以上金属镀层包括：电镀铜层，电镀铜层厚度>10
µ
m；和/或，电镀镍层，电镀镍层厚度为2
‑5µ
m；和/或，电镀锡层，电镀锡层厚度为2
‑5µ
m。
[0009]在一些具体实施例中，所述金属镀层在磁芯表面形成L形或C形或U形Pin针；多条Pin针平行地设置；磁芯上形成有一对GND端子，所述GND端子暴露于磁芯表面；所述GND端子是直接电镀在磁芯上且暴露于磁芯表面的金属镀层。
[0010]进一步地，磁芯内部形成有通槽，所述通槽与绕组相适配；绕组嵌入通槽内，与磁芯形成整体结构；通槽及绕组的布置以使所述芯片电感在通电时的磁通密度分布均匀；磁芯内形成有多道通槽，每道通槽之间平行间隔地设置；多条或多砸绕组导体分别对应地嵌入所述多道通槽内；通槽的两端贯通磁芯的表面形成通孔，绕组嵌入通槽内，绕组的两端穿过所述通孔而暴露于磁芯表面形成芯片电感的电极，所述芯片电感的电极与外部电路电连接。
[0011]在一些具体实施例中，多条平行的绕组导体分别对应地嵌入磁芯和多道通槽内形成绕组，与磁芯一体成型；绕组导体穿过所述通槽，绕组导体的相对两端部暴露于磁芯相对两端的端面形成芯片电感的电极；电极的表面通过电镀形成有金属镀层；电极表面的金属
镀层的厚度是2
‑5µ
m；电极表面的金属镀层包括电镀Ni层和/或电镀Sn层；电镀Ni层和/或电镀Sn层的厚度是2
‑5µ
m；每道通槽的截面形状为S形或U形或C形，绕组导体为S型或U型或C型；绕组导体是铜片；绕组导体的两端嵌入在通槽的两端贯通磁芯表面形成的所述通孔中，绕组导体的两端与周围的磁芯表面齐平。
[0012]在一些具体实施例中，磁芯的表面形成若干条凹槽，凹槽与Pin针的设置相适配；在凹槽内形成金属镀层作为Pin针；磁芯的表面形成有GND凹槽，GND凹槽内形成金属镀层作为GND端子，或者，所述GND端子与磁芯通过一体成型的方式形成的整体结构；所述磁芯是采用合金粉制成的一体成型的粉芯。
[0013]在一些具体实施例中，磁芯的表面形成多条平行间隔的所述凹槽；相应地，在磁芯的表面形成多条平行间隔的Pin针；Pin针与对应的磁芯表面齐平，以不占用芯片电感的体积空间。
[0014]所述凹槽的深度为0.05
‑
0.15mm。
[0015]在一些具体实施例中，所述磁芯为方形；通槽贯通磁芯长度方向设置于磁芯内部；绕组导体穿过所述通槽，沿磁芯长度方向设置；绕组导体的相对两端的端部分别暴露于磁芯长度方向的相对两端面，形成型芯片电感的电极；芯片电感的电极有四个；磁芯宽度方向的相对两端面分别形成有多条平行的Pin针；磁芯宽度方向的相对两端面各形成一个GND端子。
[0016]本技术还提供一种DC
‑
DC电路，包括电路板以及焊接在电路板上的电容及电感，所述电感采用上述任一实施例所述的一体成型芯片电感；所述电路板为上下两块平行PCB板，所述一体成型芯片电感焊接于两块PCB板的电路中，起储能的作用；磁芯上的Pin针连接两个电路板，起过电流信号的作用。
[0017]本技术的有益效果是：
[0018]本技术的一体成型芯片电感，将粘贴的Pin针（引脚）改为直接在磁芯（磁体）上电镀一定厚度的金属（例如电镀铜）形成Pin针，能够满足磁性元件的性能，具有小体积，低阻抗，寄生电容小，磁屏蔽效果好等特点。
[0019]本技术的一体成型芯片电感主要运用在DC
‑
DC电路中，作为电感的部分主要起储能的作用，磁芯表面的电镀Pin针是与电容连接，起过电流信号的作用。
[0020]下面结合附图对本技术作进一步的详细描述。
附图说明
[0021]图1是本技术实施例的一体成型芯片电感的立体图。
[0022]图2是本技术实施例的一体成型芯片电感的另一视角立体图。
[0023]图3是本技术实施例的一体成型芯片电感内部结构示意图。
[0024]图4是本技术实施例的一体成型芯片电感的磁芯的截面示意图。
[0025]图5是本技术实施例的一体成型芯片电感的磁芯的另一方向截面示意图。
[0026]图6是本技术另一实施例的一体成型芯片电感的立体图。
[0027]图7是本技术实施例的一体成型芯片电感焊接于电路板上的结构示意图。
具体实施方式
[0028]需要说明的是，在不冲突的情况下，本申请中的各实施例及实施例中的特征可以相互结合，下面结合附图和具体实施例对本技术作进一步详细说明。
[0029]请参照图1
‑
3所示，本技术涉及一体成型芯片电感100，其包括一体成型的磁芯1以及磁芯内部的绕组3，在磁芯1上通过电镀一定厚度的金属层形成电镀Pin针（引脚）2。例如，通过电镀铜，形成厚度>10
µ
m的Pin针（引脚）2。本技术的一体成型芯片电感100应用于DC
‑
DC电路中；Pin针与电路中的无源元件连接，例如与电阻、电容、半导体、mos管等连接，起传递信号的作用。磁芯1表面上涂覆有保护膜层，例如为环氧树脂膜。
[0030]请同时参照本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一体成型芯片电感，包括磁芯以及磁芯内部的绕组，其特征在于：所述一体成型芯片电感的还包括若干Pin针，所述若干Pin针是直接电镀在磁芯上且暴露于磁芯表面的金属镀层；所述Pin针用于与电路中的无源元件连接，起传递信号的作用。2.如权利要求1所述的一体成型芯片电感，其特征在于：所述Pin针的金属镀层在磁体上的厚度>10
µ
m；所述Pin针是在磁芯上形成的一层以上的金属镀层；所述无源元件包括电阻、电容、半导体、mos管中的至少一种。3.如权利要求2所述的一体成型芯片电感，其特征在于：所述一层以上金属镀层包括：电镀铜层，电镀铜层厚度>10
µ
m；和/或，电镀镍层，电镀镍层厚度为2
‑5µ
m；和/或，电镀锡层，电镀锡层厚度为2
‑5µ
m。4.如权利要求1所述的一体成型芯片电感，其特征在于：所述金属镀层在磁芯表面形成L形或C形或U形Pin针；多条Pin针平行地设置；磁芯上形成有一对GND端子，所述GND端子暴露于磁芯表面；所述GND端子是直接电镀在磁芯上且暴露于磁芯表面的金属镀层。5.如权利要求1所述的一体成型芯片电感，其特征在于：磁芯内部形成有通槽，所述通槽与绕组相适配；绕组嵌入通槽内，与磁芯形成整体结构；通槽及绕组的布置以使所述芯片电感在通电时的磁通密度分布均匀；磁芯内形成有多道通槽，每道通槽之间平行间隔地设置；多条或多砸绕组导体分别对应地嵌入所述多道通槽内；通槽的两端贯通磁芯的表面形成通孔，绕组嵌入通槽内，绕组的两端穿过所述通孔而暴露于磁芯表面形成芯片电感的电极，所述芯片电感的电极与外部电路电连接。6.如权利要求5所述的一体成型芯片电感，其特征在于：多条平行的绕组导体分别对应地嵌入磁芯和多道通槽内形成绕组，与磁芯一体成型；绕组导体穿过所述通槽，绕组导体的相对两端部暴露于磁芯相对两端的端面形成芯片电感的电极；电极的表面通过电镀形成有金...

【专利技术属性】
技术研发人员：蒋枝杭，王国华，陈阳，伍卓权，王伯辉，
申请(专利权)人：深圳市铂科新材料股份有限公司，
类型：新型
国别省市：