微影图案叠对校正方法及系统与光罩图案产生方法技术方案

一种微影图案叠对校正方法，包含选取步骤、叠对误差取得步骤、计算步骤，及校正步骤。于半导体基材上选取具有多个形成于前、后层的线路图案的选定区域；取得其中两个叠对误差，并计算出校正尺寸值；自所述线路图案移除或插入校正图案来进行叠对校正。本案利用图像文件系统通过线路图案的两个叠对误差计算得到校正参数，以对线路图案进行叠对校正，而不受限于对准机台的量测补偿的对准极限，以提升叠对校正的精确性。此外，本发明专利技术还提供一种利用经过叠对校正后的线路图案产生光罩的光罩图案产生方法，及用于前述微影图案叠对校正方法及光罩图案产生方法的微影图案叠对校正系统。光罩图案产生方法的微影图案叠对校正系统。光罩图案产生方法的微影图案叠对校正系统。

【技术实现步骤摘要】
微影图案叠对校正方法及系统与光罩图案产生方法


[0001]本专利技术涉及一种补偿校正方法、光罩产生方法，及系统，特别是涉及一种适用于半导体微影制程的微影图案校正方法及系统、光罩图案产生方法。

技术介绍

[0002]半导体产业目前是往结构高度积层化的方向发展，每一积层上的图案越来越繁复、密集，因此当其中一积层产生定位偏移，则连带影响后续形成的各积层，使得半导体元件层间的电性失效或短路。在目前的微影制程中，叠对补偿通常是经由一对准量测机台对半导体元件进行量测运算而得到所述半导体元件的积层间因定位偏移而产生的叠对误差，大致上是先于所述半导体元件上定义出一对准符号，并通过量测前、后积层的对位符号得到叠对误差值，再以此进行叠对补偿。
[0003]由于所述半导体元件的不同积层的组成材料或线路分布密度(pattern density)并不完全相同，因此在制程中所述半导体元件的前、后积层间会产生不同程度的受热膨胀或收缩差异，进而产生叠对误差，虽然积层间的热膨胀或收缩的差异可能仅细微至纳米尺度(nano
‑
scale)范围内，然而，随着半导体元件的精密程度越高，类似于热膨胀或收缩等制程中产生的差异开始对所述半导体元件前、后积层间的对位准确性产生影响。然而，目前大多数的对准机台在可量测补偿的区域范围，并无法在数百微米(few hundreds of micron)的间距内通过对准参数做有效补偿，因此无法准确量补偿测出所述半导体元件的积层间因膨胀或收缩而导致的叠对误差。
[0004]因此，如何提供一种对准误差补偿方法，除了对位偏移外，还将所述半导体元件的前、后积层于制程中在微小的间距(例如:数百微米)内由非黄光(non
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lithography)制程产生的细微差异(即小于微米尺度的叠对误差)纳入考虑，以进一步提升所述半导体元件叠对误差补偿的准确性，则为本专利技术的重点。

技术实现思路

[0005]本专利技术的目的在于提供一种微影图案叠对校正方法，供用于半导体制程的对准校正，以提升叠对误差补偿的准确性。
[0006]本专利技术微影图案叠对校正方法，包含选取步骤、叠对误差取得步骤、计算步骤，及校正步骤。
[0007]所述选取步骤是于半导体基材选取至少一选定区域，所述至少一选定区域包括至少一线路图案单元，所述至少一线路图案单元具有分别于前层、后层的图案化制程形成的多个第一线路图案及多个第二线路图案。
[0008]所述叠对误差取得步骤是取得所述第一线路图案及所述第二线路图案的其中两个不同位置的叠对误差。
[0009]所述计算步骤是通过所述两个不同位置的叠对误差或预设值计算得到校正尺寸值。
[0010]所述校正步骤是自所述至少一线路图案单元移除或插入至少一与所述校正尺寸值具有相同尺寸的校正图案，以对所述至少一线路图案单元进行叠对校正。
[0011]较佳地，本专利技术所述的微影图案叠对校正方法，其中，所述叠对误差取得步骤的所述两个不同位置的叠对误差是分别取自位于所述至少一线路图案单元的两端的所述第一线路图案及所述第二线路图案的叠对误差。
[0012]较佳地，本专利技术所述的微影图案叠对校正方法，其中，所述第一线路图案及所述第二线路图案各自以非线路区间隔，所述校正步骤是选择自所述第一线路图案及所述第二线路图案的其中一者移除或插入所述至少一校正图案。
[0013]较佳地，本专利技术所述的微影图案叠对校正方法，其中，所述校正尺寸值是通过将所述两个不同位置的叠对误差的差值或所述预设值除以nP而得，其中n为正整数，P为电子束分辨率或单位画素尺寸预定值，所述校正步骤还包含沿所述至少一线路图案单元的延伸方向，将所述至少一线路图案单元分割成m等份的校正区，其中，|(m
×
n
×
p)
‑
E|<np，E为所述两个不同位置的叠对误差的差值或所述预设值，且所述校正步骤是对至少一校正区移除或插入所述至少一校正图案。
[0014]较佳地，本专利技术所述的微影图案叠对校正方法，其中，所述至少一选定区域具有多个线路图案单元，所述校正步骤是定义沿与其中一线路图案单元的延伸方向垂直的第二方向延伸的校正基线，所述校正基线通过所述线路图案单元的其中至少一者，并自所述校正基线通过的所述线路图案单元的其中至少一者移除或插入所述校正图案。
[0015]较佳地，本专利技术所述的微影图案叠对校正方法，其中，所述线路图案单元的其中至少一者内的所述第一线路图案及所述第二线路图案各自以非线路区彼此间隔，当所述校正基线通过的区域为其中一线路图案或所述其中一线路图案间的非线路区时，所述校正图案与所述校正基线通过的区域具有相同性质。
[0016]较佳地，本专利技术所述的微影图案叠对校正方法，其中，当所述校正基线通过的区域同时包含任一线路图案及与所述任一线路图案相邻的非线路区，或所述校正基线的其中一侧边位于所述任一线路图案与相邻的非线路区的交界处，所述校正图案可选自与所述任一线路图案及非线路区的其中一者具有相同性质。
[0017]较佳地，本专利技术所述的微影图案叠对校正方法，还包含执行于所述校正步骤之后的比对步骤，比对经移除或插入所述至少一校正图案后，所述第一线路图案或所述第二线路图案的叠对误差的差异。
[0018]较佳地，本专利技术所述的微影图案叠对校正方法，其中，所述校正步骤是将所述至少一线路图案单元分割成m等份，且m≧2的校正区，或是插入至少二个校正图案。
[0019]本专利技术的另一目的，即在提供一种光罩图案产生方法。
[0020]本专利技术光罩图案产生方法，包含:选取步骤、叠对误差取得步骤、计算步骤、校正步骤，及光罩图案产生步骤。
[0021]所述选取步骤是于半导体基材选取至少一选定区域，所述至少一选定区域包括至少一线路图案单元，所述至少一线路图案单元具有分别于前层、后层的图案化制程形成的多个第一线路图案及多个第二线路图案。
[0022]所述叠对误差取得步骤取得所述第一线路图案及所述第二线路图案的其中两个不同位置的叠对误差。
[0023]所述计算步骤是通过所述两个不同位置的叠对误差或预设值计算得到校正尺寸值。
[0024]所述校正步骤是自所述至少一线路图案单元移除或插入至少一与所述校正尺寸值具有相同尺寸的校正图案，以对所述至少一线路图案单元进行叠对校正。
[0025]所述光罩图案产生步骤，将经过叠对校正后的所述至少一线路图案单元数据化，以产生校正线路图样。
[0026]较佳地，本专利技术所述的光罩图案产生方法，还包含光罩绘制步骤，依据所述校正线路图样利用电子束绘制系统进行光罩绘制。
[0027]本专利技术的另一目的，即在提供一种微影图案叠对校正系统。
[0028]本专利技术微影图案叠对校正系统，包含:数据选取单元、计算单元，及校正单元。
[0029]所述数据选取单元撷取至少一取自一半导体基材的选定区域，所述至少一选定区域包括至少一线路图案单元，所述至少一线路图案单元具有分别于前层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种微影图案叠对校正方法，其特征在于：包含：选取步骤，于半导体基材选取至少一选定区域，所述至少一选定区域包括至少一线路图案单元，所述至少一线路图案单元具有分别于前层、后层的图案化制程形成的多个第一线路图案及多个第二线路图案；叠对误差取得步骤，取得所述第一线路图案及所述第二线路图案的其中两个不同位置的叠对误差；计算步骤，通过所述两个不同位置的叠对误差或预设值计算得到校正尺寸值；及校正步骤，自所述至少一线路图案单元移除或插入至少一与所述校正尺寸值具有相同尺寸的校正图案，以对所述至少一线路图案单元进行叠对校正。2.根据权利要求1所述的微影图案叠对校正方法，其特征在于：所述叠对误差取得步骤的所述两个不同位置的叠对误差是分别取自位于所述至少一线路图案单元的两端的所述第一线路图案及所述第二线路图案的叠对误差。3.根据权利要求1所述的微影图案叠对校正方法，其特征在于：所述第一线路图案及所述第二线路图案各自以非线路区间隔，所述校正步骤是选择自所述第一线路图案及所述第二线路图案的其中一者移除或插入所述至少一校正图案。4.根据权利要求1所述的微影图案叠对校正方法，其特征在于：所述校正尺寸值是通过将所述两个不同位置的叠对误差的差值或所述预设值除以nP而得，其中n为正整数，P为电子束分辨率或单位画素尺寸预定值，所述校正步骤还包含沿所述至少一线路图案单元的延伸方向，将所述至少一线路图案单元分割成m等份的校正区，其中，|(m
×
n
×
p)
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E|<np，E为所述两个不同位置的叠对误差的差值或所述预设值，且所述校正步骤是对至少一校正区移除或插入所述至少一校正图案。5.根据权利要求1所述的微影图案叠对校正方法，其特征在于：所述至少一选定区域具有多个线路图案单元，所述校正步骤是定义沿与其中一线路图案单元的延伸方向垂直的第二方向延伸的校正基线，所述校正基线通过所述线路图案单元的其中至少一者，并自所述校正基线通过的所述线路图案单元的其中至少一者移除或插入所述校正图案。6.根据权利要求5所述的微影图案叠对校正方法，其特征在于：所述线路图案单元的其中至少一者内的所述第一线路图案及所述第二线路图案各自以非线路区彼此间隔，当所述校正基线通过的区域为其中一线路图案或所述其中一线路图案间的非线路区时，所述校正图案与所述校正基线通过的区域具有相同性质。7.根据权利要求5所述的微影图案叠对校正方法，其特征在于：当所述校正基线通过的区域同时包含任一线路图案及与所述任一线路图案相邻的非线路区，或所述校正基线的其中一侧边位于所述任一线路图案与相邻的非线路区的交界处，所述校正图案可选自与所述任一线路图案及非线路区的其中一者具有相同性质。8.根据权利要求3所述的微影图案叠对校正方法，其特征在于：所述微影图案叠对校正方法还包含执行于所述校正步骤之后的比对步骤，比对经移除或插入所述至少一校正图案后，所述第一线路图案或所述第二线路图案的叠对误差的差异。9.根据权利要求4所述的微影图案叠对校正方法，其特征在于：所述校正...

【专利技术属性】
技术研发人员：黄天兴，
申请(专利权)人：普思半导体股份有限公司，
类型：发明
国别省市：