一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件制造技术

本发明专利技术涉及一种具有屏蔽效应的超结P柱和N

【技术实现步骤摘要】
一种具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基VDMOS器件


[0001]本专利技术属于半导体
，涉及一种具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基 VDMOS器件。

技术介绍

[0002]电能作为人类社会使用的主要能源之一，具有清洁高效，易于运输等特点。在电能的传 输于使用中，电力电子技术发挥着重要的作用，功率半导体是电力电子技术的核心。功率半 导体在电路中主要起到整流与开关的作用，MOSFET因其高输入阻抗的特点，是常用的功率 器件。随着技术的发展，业界对器件的击穿电压和导通电阻的要求越来越高。传统的硅材料 在功率MOSFET上难以继续发展，此时，碳化硅展现出了在功率半导体市场的极大潜力。表1 中列出了Si和4H
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SiC材料的一些基本物理特性：
[0003]表1 Si和4H
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SiC材料的基本物理特性
[0004][0005]碳化硅作为宽禁带半导体的代表，具有高临界击穿电场、高禁带宽度、高热导率、高电 子饱和漂移速度的特点，适合在高压中高频的领域应用。碳化硅具有多种结构，本专利技术中研 究使用的为常见的4H
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SiC。SiC MOFET应用在电路中时开关损耗远大于导通损耗，因此改善 开关性能是SiC MOFET的一大研究热点。
[0006]其一：对于垂直器件来说，增大它的垂直高度可以增加它的击穿电压，但同时也会面临 着导通电阻的增大、工艺难度增大和器件自热问题加重，难以散热从而影响器件可靠性等问 题，基于此，如何在不增加垂直高度的情况下，改善器件的击穿电压和导通电阻的关系成为 了垂直功率器件的主要问题。
[0007]其二：SiC MOFET器件作为目前第三代半导体器件，多数应用场景为高频电路中，因此 器件的开关性能同样不可忽视，衡量MOS器件的开关性能则主要看器件的栅漏电荷Q
GD
， MOSFET寄生电容可以分为三部分，栅漏间寄生电容C
GD
栅源间寄生电容C
GS
源漏间寄生电容 C
DS
。为与实际应用相关联，分为三类，输入电容，输出电容与反馈电容。当输入电容充电致 阈值电压时器件才能开启，放电至一定值时器件才可以关断，因此输入电容主要影响器件的 开关速度、开关损耗。输出电容主要影响器件漏源电压的变化，限制开关转换过程中的dv/dt。 输出电容造成的损耗一般可以被忽略。反馈电容C
GD
也常叫米勒电容、反馈传输电容，主要影 响器件栅极电压和漏源电压的耦合关系。本专利技术重点研究米勒电容对器件开
关速度造成的影 响。

技术实现思路

[0008]有鉴于此，本专利技术的目的在于提供一种具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基 VDMOS器件，降低器件的米勒电荷和反馈电容，降低器件的峰值电场，优化器件的击穿电 场，提高器件的击穿电压，同时引入N
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沟道区，降低器件的沟道电阻和比导通电阻。
[0009]为达到上述目的，本专利技术提供如下技术方案：
[0010]一种具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基VDMOS器件，包括P+多晶硅漏极 1、N+衬底区2、P柱屏蔽区3、N柱区4、P
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电场终止区5、二氧化硅隔离层6、P+多晶硅栅 电极7、P+多晶硅源电极Ⅰ8、P+多晶硅源电极Ⅱ9、N
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沟道区10和N+源区11；
[0011]所述P+多晶硅源电极Ⅰ8位于P柱屏蔽区3上方，与P柱屏蔽区3的零电位点相连，此 部分不参与器件的导电，仅用于保证器件此区域为零电位；
[0012]所述P+多晶硅源电极Ⅱ9位于P
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电场终止区5和N+源区11上方，并与P
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电场终止区5 和N+源区1相连，此部分为器件导电的主要部分；
[0013]所述P+多晶硅栅电极7位于P+多晶硅源电极Ⅰ8和P+多晶硅源电极Ⅱ9的中间，并延伸 至二氧化硅隔离层6中；
[0014]所述二氧化硅隔离层6埋入P柱屏蔽区3上端，将P+多晶硅栅电极7与P柱屏蔽区3、 N+源区11和N
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沟道区10隔离开；
[0015]所述N
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沟道区10位于N柱区4上方和P
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电场终止区5左方；
[0016]所述N+源区11位于N
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沟道区10上方和P
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电场终止区5左方；
[0017]所述N+衬底区2位于P柱屏蔽区3和N柱区4下方；
[0018]所述P+多晶硅漏极1位于N+衬底区2下方。
[0019]可选地，提供基于另一种结构的具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基VDMOS 器件：在权利要求1所述器件的结构基础上，将P+多晶硅源电极(9)对称设置在P+多晶硅 栅电极(7)两侧；将二氧化硅隔离层(6)以及P+多晶硅栅电极(7)右移置于N柱区(4) 中央；将P柱屏蔽区(3)分成两部分并置于N柱区(4)两侧；将N+源区(11)分成两部 分并置于二氧化硅隔离层(6)两侧；在二氧化硅隔离层(6)左方增加一个N
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沟道区(10)； 在二氧化硅隔离层(6)左侧增加一个P
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电场终止区(5)。
[0020]可选地，所述P+多晶硅漏极1、N+衬底区2、N柱区4、P+多晶硅源电极Ⅱ9、N
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沟道区 10和N+源区11组成导电区。
[0021]可选地，所述N柱区4和P
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电场终止区5组成漂移区。
[0022]可选地，所述P柱屏蔽区3和N柱区4组成横向超结(Super Junction)。其中，P柱屏蔽 区3作为横向超结的一部分，不参与器件的导电，主要用于辅助耗尽N柱区4，提供电荷补 偿，优化击穿电场，提高击穿电压，同时屏蔽来自二氧化硅隔离层6底部和右侧的高电场， 辅助器件散热。
[0023]可选地，所述P+多晶硅源电极8的宽为0.4μm，高为0.75μm；所述P+多晶硅源电极9 的宽为0.9μm，高为0.75μm。
[0024]可选地，所述P+多晶硅栅电极7延伸至二氧化硅隔离层6中的部分长度为1.25μm，未 延伸至二氧化硅隔离层6中的部分长度为0.75μm；P+多晶硅栅电极7宽为0.4μm；
[0025]所述二氧化硅隔离层6埋入P柱屏蔽区3的长度为2μm，侧壁厚度为0.05μm，位于P+ 多晶硅栅电极7下部的厚度为0.5μm。
[0026]可选地，所述N
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沟道区10高为1μm，宽为0.2μm；所述N+源区11高为0.25μm，宽为 0.4μm。
[0027]可选地，所述P柱屏蔽区3高为14μm；所述N柱区4高为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基VDMOS器件，其特征在于：包括P+多晶硅漏极(1)、N+衬底区(2)、P柱屏蔽区(3)、N柱区(4)、P
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电场终止区(5)、二氧化硅隔离层(6)、P+多晶硅栅电极(7)、P+多晶硅源电极Ⅰ(8)、P+多晶硅源电极Ⅱ(9)、N
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沟道区(10)和N+源区(11)；所述P+多晶硅源电极Ⅰ(8)位于P柱屏蔽区(3)上方，与P柱屏蔽区(3)的零电位点相连；所述P+多晶硅源电极Ⅱ(9)位于P
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电场终止区(5)和N+源区(11)上方，并与P
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电场终止区(5)和N+源区(11)相连；所述P+多晶硅栅电极(7)位于P+多晶硅源电极Ⅰ(8)和P+多晶硅源电极Ⅱ(9)的中间，并延伸至二氧化硅隔离层(6)中；所述二氧化硅隔离层(6)埋入P柱屏蔽区(3)上端，将P+多晶硅栅电极(7)与P柱屏蔽区(3)、N+源区(11)和N
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沟道区(10)隔离开；所述N
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沟道区(10)位于N柱区(4)上方和P
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电场终止区(5)左方；所述N+源区(11)位于N
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沟道区(10)上方和P
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电场终止区(5)左方；所述N+衬底区(2)位于P柱屏蔽区(3)和N柱区(4)下方；所述P+多晶硅漏极(1)位于N+衬底区(2)下方；所述P+多晶硅漏极(1)、N+衬底区(2)、N柱区(4)、P+多晶硅源电极Ⅱ(9)、N
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沟道区(10)和N+源区(11)组成器件的导电区；所述N柱区(4)和N
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沟道区(10)组成器件的漂移区；所述P柱屏蔽区(3)和N柱区(4)组成器件的横向超结。2.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基VDMOS器件，其特征在于：提供基于另一种结构的具有屏蔽效应的超结P柱和N
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沟道的4H
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SiC基VDMOS器件：在权利要求1所述器件的结构基础上，将P+多晶硅源电极(9)对称设置在P+多晶硅栅电极(7)两侧；将二氧化硅隔离层(6)以及P+多晶硅栅电极(7)右移置于N柱区(4)中央；将P柱屏蔽区(3)分成两部分并置于N柱区(4)两侧；将N+源区(11)分成两部分并置于二氧化硅隔离层(6)两侧；在二氧化硅隔离层(6)左方增加一个N
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沟道区(10)；在二氧化硅隔离层(6)左侧增加一个P
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电场终止区(5)。3.根据权利要求1所述的一种具...

【专利技术属性】
技术研发人员：陈伟中，周铸，许峰，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：