一种应用于PCIE的CBB测试夹具设计方法技术

本发明专利技术公开了一种应用于PCIE的CBB测试夹具设计方法，涉及PCI E物理接口测试技术领域，设计方法包括以下步骤：S1、将待测的PCI E子卡连接到PCI E子卡插槽上；S2、双通道供电电源提供电源，待测的PCI E子卡正常运行；S3、通过时钟切换开关触发CBB测试夹具上的高精度时钟源；S4、通过码型切换按钮触发PCI E信号速率的切换；S5、抓取相应波形完成PCI E信号的测试。该应用于PCI E的CBB测试夹具设计方法，通过设置ATX和DC接口双通道选择供电，通过自动按钮来切换PCI E信号的切换电路设计，支持从PCI E1.0一直支持到PCI E5.0的速率切换，并能够实时显示测试码型。时显示测试码型。

【技术实现步骤摘要】
一种应用于PCIE的CBB测试夹具设计方法


[0001]本专利技术涉及PCIE物理接口测试
，具体为一种应用于PCIE的CBB测试夹具设计方法。

技术介绍

[0002]PCI
‑
Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI
‑
X和AGP总线标准。时至今天，PCI
‑
Express的速率已经从最初的PCIE 1.0升级到了现在的PCIE 5.0，最高单通道速率支持到32Gbps，满带宽为64GB/sec。PCIE由于速率高，所以在传输过程中除了物理通道优化，还包含了发射器和接收器均衡、PLL改善以及时钟数据恢复等一系列重要的新功能，用以改善数据传输和数据保护性能。
[0003]PCIE CBB(Compliance Base Board)测试夹具主要用来测试系统的子卡，夹具上配置PCIEX16的母槽接口，可以支持从X1～X16所有金手指接口的PCIE子卡测试，最高速率支持到PCIE 5.0。
[0004]现有技术中，现在的PCIE CBB测试治具方案中，供电都是采用ATX电源供电，需要电脑电源配合，测试不方便，而且大部分测试治具不能切换PCIE信号的速率，有一部分能切换速率，但是不能实时显示运行速率和码型，并且都不能支持最新的PCIE 5.0测试。

技术实现思路
r/>[0005]针对现有技术的不足，本专利技术提供了一种应用于PCIE的CBB测试夹具设计方法，以解决上述
技术介绍
中提出的问题。
[0006]为实现上述目的，本专利技术提供如下技术方案：一种应用于PCIE的CBB测试夹具设计方法，基于CBB测试夹具进行设计，所述CBB测试夹具包括PCIE子卡插槽、双通道供电电源、时钟切换开关、码型切换按钮、码型复位/调整按钮以及校准线，所述CBB测试夹具的设计方法包括以下步骤：
[0007]S1、将待测的PCIE子卡连接到PCIE子卡插槽上；
[0008]S2、双通道供电电源提供电源，待测的PCIE子卡正常运行；
[0009]S3、通过时钟切换开关触发CBB测试夹具上的高精度时钟源；
[0010]S4、通过码型切换按钮触发PCIE信号速率的切换；
[0011]S5、切换到所有需要测试的PCIE信号，保存相应的波形信号，抓取相应波形完成PCIE信号的测试。
[0012]进一步优化本技术方案，所述双通道供电电源包括DC电源输入以及ATX电源输入，用于提供12V以及3.3V的电源输入，以满足所有待测PCIE子卡在测试时的功耗需求。
[0013]进一步优化本技术方案，所述时钟切换开关用于触发设计在CBB测试夹具上的高精度时钟源，所述高精度时钟源为100Mhz时钟源。
[0014]进一步优化本技术方案，所述S1中，待测的PCIE子卡通过CBB测试夹具上的数据接
口将每组信号线P和N分别通过SMA
‑
SMA cable连接到示波器或者PCIE专用测试仪器的差分通道,clock信号的P和N也分别连接到示波器的差分通道，即为两组待测信号。
[0015]进一步优化本技术方案，所述S3中，待测的PCIE子卡通过CBB测试夹具上的Rx lane0的信号线通过SMP线缆连接到时钟切换开关，触发CBB测试夹具上的高精度时钟源。
[0016]进一步优化本技术方案，所述S4中，所述PCIE信号速率的切换进一步的包括以下具体步骤：
[0017]S401、从CBB测试夹具上高精度时钟源的接口通过SMA或者SMP Cable接到夹具的Rx lane0的接收端；
[0018]S402、通过时钟切换开关来进行时钟的触发，每按动一次，可以产生1ms的100Mhz时钟脉冲，将此脉冲输送给待测的PCIE子卡；
[0019]S403、通过码型切换按钮来进行码型的切换，从CBB测试夹具配套的LCD显示屏会改变当前显示的PCIE运行码型，将码型切换到下一种显示状态，所以码型切换按钮按键一次就会完成一次PCIE信号速率码型的切换，测试完成后再通过码型切换按钮按照切换顺序来触发来进行下一次切换。
[0020]进一步优化本技术方案，所述PCIE信号的速率包括以下各个版本：
[0021]1)PCIE 1.0，即PCIE Gen1,单通道速率为2.5Gb/s；
[0022]2)PCIE 2.0，即PCIE Gen2,单通道速率为5Gb/s，包含Gen2
‑
3.5dB和
‑
6dB两种去加重；
[0023]3)PCIE 3.0，即PCIE Gen3,单通道速率为8Gb/s，包含P0、P1
‑
P10共11种去加重和前冲码型；
[0024]4)PCIE 4.0，即PCIE Gen4,单通道速率为16Gb/s，包含P0、P1
‑
P10共11种去加重和前冲码型和以及10种jitter Mask；
[0025]5)PCIE 5.0，即PCIE Gen5,单通道速率为32Gb/s，包含P0、P1
‑
P10共11种去加重和前冲码型和以及10种jitter Mask。
[0026]进一步优化本技术方案，所述切换顺序按照PCIE 1.0
→
PCIE 2.0
→
PCIE 2.0
→
PCIE 3.0
→
PCIE 4.0
→
PCIE 5.0
→
PCIE 1.0，形成循环，并在CBB测试夹具配套的LCD显示屏上实时显示正在运行的PCIE速率码型。
[0027]与现有技术相比，本专利技术提供了一种应用于PCIE的CBB测试夹具设计方法，具备以下有益效果：
[0028]该应用于PCIE的CBB测试夹具设计方法，通过设置ATX和DC接口双通道选择供电，通过自动按钮来切换PCIE信号的切换电路设计，支持从PCIE1.0一直支持到PCIE5.0的速率切换，并能够实时显示测试码型，而且将硬件通道电气性能优化到32Gbps以上，支持目前最高速率的PCIE5.0信号测试，为PCIE子卡的信号测试提供了极大的便利。
附图说明
[0029]图1为本专利技术提出的一种应用于PCIE的CBB测试夹具设计方法的结构示意图。
[0030]图中：1、PCIE子卡插槽；2、DC电源输入；3、ATX电源输入；4、时钟切换开关；5、码型切换按钮；6、码型复位/调整按钮；7、校准线。
具体实施方式
[0031]下面将结合本专利技术的实施例，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于PCIE的CBB测试夹具设计方法，基于CBB测试夹具进行设计，其特征在于，所述CBB测试夹具包括PCIE子卡插槽(1)、双通道供电电源、时钟切换开关(4)、码型切换按钮(5)、码型复位/调整按钮(6)以及校准线(7)，所述CBB测试夹具的设计方法包括以下步骤：S1、将待测的PCIE子卡连接到PCIE子卡插槽(1)上；S2、双通道供电电源提供电源，待测的PCIE子卡正常运行；S3、通过时钟切换开关(4)触发CBB测试夹具上的高精度时钟源；S4、通过码型切换按钮(5)触发PCIE信号速率的切换；S5、切换到所有需要测试的PCIE信号，保存相应的波形信号，抓取相应波形完成PCIE信号的测试。2.根据权利要求1所述的一种应用于PCIE的CBB测试夹具设计方法，其特征在于，所述双通道供电电源包括DC电源输入(2)以及ATX电源输入(3)，用于提供12V以及3.3V的电源输入，以满足所有待测PCIE子卡在测试时的功耗需求。3.根据权利要求1所述的一种应用于PCIE的CBB测试夹具设计方法，其特征在于，所述时钟切换开关(4)用于触发设计在CBB测试夹具上的高精度时钟源，所述高精度时钟源为100Mhz时钟源。4.根据权利要求1所述的一种应用于PCIE的CBB测试夹具设计方法，其特征在于，所述S1中，待测的PCIE子卡通过CBB测试夹具上的数据接口将每组信号线P和N分别通过SMA
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SMA cable连接到示波器或者PCIE专用测试仪器的差分通道,clock信号的P和N也分别连接到示波器的差分通道，即为两组待测信号。5.根据权利要求1所述的一种应用于PCIE的CBB测试夹具设计方法，其特征在于，所述S3中，待测的PCIE子卡通过CBB测试夹具上的Rx lane0的信号线通过SMP线缆连接到时钟切换开关(4)，触发CBB测试夹具上的高精度时钟源。6.根据权利要求1所述的一种应用于PCIE的CBB测试夹具设计方法，其特征在于，所述S4中，所述PCIE信号速率的切换进一步的包括以下具体步骤：S401、从CBB测试夹具上高精度时钟源的接口通过SMA或者SMP Cable接到...

【专利技术属性】
技术研发人员：李黎明，崔红，张新慧，
申请(专利权)人：迪赛康科技深圳有限公司，
类型：发明
国别省市：