半导体器件及其制备方法技术

本发明专利技术提供了一种半导体器件及其制备方法，其中，所述半导体器件包括：衬底，其包括凹槽结构区域和所述凹槽结构区域之外的非凹槽结构区域，且凹槽结构区域中形成有凹槽结构；第一导电类型阱和第二导电类型漂移区，且凹槽结构位于部分所述第一导电类型阱和第二导电类型漂移区中；阳极，其位于第二导电类型漂移区中；阴极，其位于第一导电类型阱中；栅极氧化层，其位于凹槽结构的部分底面上以及非凹槽结构区域的部分衬底上，以使栅极氧化层呈阶梯型；栅极，其位于栅极氧化层上，且呈阶梯型。本发明专利技术通过在衬底上形成凹槽结构，且将部分栅极氧化层和栅极设置在凹槽结构中以形成阶梯型的栅极氧化层和栅极，可以提高器件的导通电流速度以及器件的耐压能力。速度以及器件的耐压能力。速度以及器件的耐压能力。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体器件及其制备方法。

技术介绍

[0002]随着半导体产业和技术的发展，功率半导体市场对具有高速度和高效率的开关器件需求越来越大。绝缘栅双极型晶体管(IGBT)器件，尤其是横向绝缘栅双极晶体管(Lateral Insulated Gate Bipolar Transistor，LIGBT)，由于具有驱动功耗低、导通阻抗小以及耐高压等特点，受到了广泛关注。但是随着功率半导体市场要求越来越高，绝缘栅双极型晶体管器件的导通电流速度以及耐压能力还有待进一步提高。

技术实现思路

[0003]本专利技术的目的在于提供一种半导体器件及其制备方法，以提高器件的耐压能力以及器件导通电流速度。
[0004]为了实现上述目的以及其他相关目的，本专利技术提供一种半导体器件，包括：
[0005]衬底，且所述衬底包括凹槽结构区域和所述凹槽结构区域之外的非凹槽结构区域，且所述凹槽结构区域中形成有凹槽结构；
[0006]第一导电类型阱，其位于所述衬底中；
[0007]第二导电类型漂移区，其位于所述衬底中，与所述第一导电类型阱紧邻或者间隔开，且所述凹槽结构位于部分所述第一导电类型阱和第二导电类型漂移区中；
[0008]阳极，其位于所述第二导电类型漂移区中；
[0009]阴极，其位于所述第一导电类型阱中；
[0010]栅极氧化层，其位于所述凹槽结构的部分底面上以及所述非凹槽结构区域的部分衬底上，以使所述栅极氧化层呈阶梯型；
[0011]栅极，其位于所述栅极氧化层上，且所述栅极呈阶梯型。
[0012]可选的，在所述的半导体器件中，所述半导体器件还包括：
[0013]深第二导电类型阱区，其位于所述衬底的底部；
[0014]第一导电类型漂移区，其位于所述深第二导电类型阱区上，且所述第一导电类型阱和第二导电类型漂移区位于所述第一导电类型漂移区中。
[0015]可选的，在所述的半导体器件中，所述半导体器件还包括隔离区，所述隔离区包括第二导电类型阱以及位于所述第二导电类型阱中的第一注入区，所述第二导电类型阱与所述第一导电类型阱之间被所述浅沟槽隔离结构隔离开。
[0016]可选的，在所述的半导体器件中，所述栅极氧化层包括位于所述非凹槽结构区域的所述第一导电类型阱中的部分衬底上的第一部分、位于所述第二导电类型漂移区中的所述凹槽结构的底面上的第三部分以及位于所述第一部分和第三部分之间的第二部分，其中所述第一部分的厚度小于所述第二部分和第三部分的厚度。
[0017]可选的，在所述的半导体器件中，所述半导体器件还包括金属硅化物层，所述金属
硅化物层位于所述阴极、阳极以及栅极上。
[0018]为了实现上述目的以及其他相关目的，本专利技术还提供了一种上述所述的半导体器件的制备方法，包括以下步骤：
[0019]提供一衬底，且所述衬底包括凹槽结构区域和所述凹槽结构区域之外的非凹槽结构区域；
[0020]对所述衬底进行离子注入以形成第一导电类型阱和第二导电类型漂移区，其中所述第二导电类型漂移区与所述第一导电类型阱紧邻或者间隔开；
[0021]在所述凹槽结构区域的衬底上定义出凹槽结构区，并对所述凹槽结构区的衬底进行刻蚀形成凹槽结构，所述凹槽结构位于所述第一导电类型阱和所述第二导电类型漂移区中；
[0022]在所述凹槽结构的部分底面上以及所述非凹槽结构区域的部分衬底上形成阶梯型的栅极氧化层；
[0023]在所述栅极氧化层上形成阶梯型的栅极；
[0024]对所述衬底进行离子注入，以在所述第二导电类型漂移区中形成阳极以及在所述第一导电类型阱中形成阴极。
[0025]可选的，在所述的半导体器件的制备方法中，在形成第一导电类型阱以及第二导电类型漂移区的步骤之前，还包括：
[0026]对所述衬底进行第二导电类型离子注入以形成深第二导电类型阱区；
[0027]对所述深第二导电类型阱区进行第一导电类型离子和第二导电类型离子注入以形成第一导电类型漂移区和与所述第一导电类型漂移区紧邻的第二导电类型阱。
[0028]可选的，在所述的半导体器件的制备方法中，所述衬底中还形成有浅沟槽隔离结构，且所述浅沟槽隔离结构位于所述第一导电类型阱与第二导电类型阱之间。
[0029]可选的，在所述的半导体器件的制备方法中，在对所述衬底进行离子注入，以在所述第二导电类型漂移区中形成阳极以及在所述第一导电类型阱中形成阴极的步骤中，还包括：形成第一注入区，所述第一注入区位于所述第二导电类型阱中。
[0030]可选的，在所述的半导体器件的制备方法中，在所述衬底上形成阶梯型的栅极氧化层步骤包括：
[0031]在所述衬底上形成第一栅极氧化层；
[0032]对所述第一栅极氧化层进行黄光制程和刻蚀，以形成图案化的第一栅极氧化层，且所述图案化的第一栅极氧化层位于所述凹槽结构的部分底面上以及所述非凹槽结构区域的部分衬底上；
[0033]在所述衬底以及图案化的第一栅极氧化层上形成第二栅极氧化层；
[0034]对所述第二栅极氧化层进行刻蚀，以形成图案化的第二栅极氧化层。
[0035]可选的，在所述的半导体器件的制备方法中，在对所述衬底进行离子注入，以在所述第二导电类型漂移区中形成阳极以及在所述第一导电类型阱中形成阴极的步骤之后，还包括：在所述阴极、阳极以及栅极上形成金属硅化物层。
[0036]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0037]在本专利技术提供的半导体器件及其制备方法中，通过在衬底上形成凹槽结构，且将部分栅极氧化层和栅极设置在凹槽结构中以形成阶梯型的栅极氧化层和栅极，使得阳极与
栅极之间存在一个寄生电场，提高阳极空穴注入到第二导电类型漂移区的速度，进而提高器件的导通电流速度；而且还可以通过栅极氧化层的设置使得器件具有高的耐压能力。
附图说明
[0038]图1是本专利技术一实施例的半导体器件的结构示意图；
[0039]图2～图8是本专利技术一实施例的半导体器件制备过程中各步骤的结构示意图；
[0040]图9是本专利技术一实施的半导体器件施加操作电压的结构示意图；
[0041]其中图1～图9中，
[0042]10
‑
衬底，101
‑
深第二导电类型阱区，102
‑
第一导电类型漂移区，103
‑
第二导电类型漂移区，104
‑
第一导电类型阱，105
‑
第二导电类型阱，106
‑
浅沟槽隔离结构，107
‑
凹槽结构，1071
‑
底面，1072
‑
侧面，1081
‑
第一注入区，1082
‑
第二注入区，1083
‑
第三注入区，1084
‑本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，且所述衬底包括凹槽结构区域和所述凹槽结构区域之外的非凹槽结构区域，且所述凹槽结构区域中形成有凹槽结构；第一导电类型阱，其位于所述衬底中；第二导电类型漂移区，其位于所述衬底中，与所述第一导电类型阱紧邻或者间隔开，且所述凹槽结构位于部分所述第一导电类型阱和第二导电类型漂移区中；阳极，其位于所述第二导电类型漂移区中；阴极，其位于所述第一导电类型阱中；栅极氧化层，其位于所述凹槽结构的部分底面上以及所述非凹槽结构区域的部分衬底上，以使所述栅极氧化层呈阶梯型；栅极，其位于所述栅极氧化层上，且所述栅极呈阶梯型。2.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：深第二导电类型阱区，其位于所述衬底的底部；第一导电类型漂移区，其位于所述深第二导电类型阱区上，且所述第一导电类型阱和第二导电类型漂移区位于所述第一导电类型漂移区中。3.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括隔离区，所述隔离区包括第二导电类型阱以及位于所述第二导电类型阱中的第一注入区，所述第二导电类型阱与所述第一导电类型阱之间被浅沟槽隔离结构隔离开。4.如权利要求1所述的半导体器件，其特征在于，所述栅极氧化层包括位于所述非凹槽结构区域的所述第一导电类型阱中的部分衬底上的第一部分、位于所述第二导电类型漂移区中的所述凹槽结构的底面上的第三部分以及位于所述第一部分和第三部分之间的第二部分，其中所述第一部分的厚度小于所述第二部分和第三部分的厚度。5.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括金属硅化物层，所述金属硅化物层位于所述阴极、阳极以及栅极上。6.一种权利要求1～5中任一项所述的半导体器件的制备方法，其特征在于，包括以下步骤：提供一衬底，且所述衬底设计有凹槽结构区域和所述凹槽结构区域之外的非凹槽结构区域；对所述衬底进行离子注入以形成第一导电类型阱和第二导电类型漂移区，其中所述第二导电类型漂移区与所述第一导电类型阱紧邻或者间隔开；在所述凹槽结构区域的衬底上定义出凹槽...

【专利技术属性】
技术研发人员：葛成海，李庆民，林滔天，谢烈翔，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：