半导体存储器装置及其制造方法制造方法及图纸

本申请涉及半导体存储器装置及其制造方法。一种半导体存储器装置包括：栅电极层叠物，该栅电极层叠物垂直地层叠在基板上方并且具有弯曲栅极焊盘，该栅电极层叠物的弯曲栅极焊盘具有阶梯形结构；层间介电层，该层间介电层覆盖弯曲栅极焊盘；以及多个接触插塞，所述多个接触插塞通过穿透层间介电层而分别联接到弯曲栅极焊盘，其中，所述弯曲栅极焊盘包括不同尺寸的倾斜拐角部分。同尺寸的倾斜拐角部分。同尺寸的倾斜拐角部分。

【技术实现步骤摘要】
半导体存储器装置及其制造方法


[0001]本专利技术的示例性实施方式涉及半导体装置，更具体地，涉及一种半导体存储器装置和制造该半导体存储器装置的方法。

技术介绍

[0002]越来越多的技术需要改进半导体装置的集成度以便实现消费者所要求的优异性能和低价格。在半导体装置的情况下，尤其要求增加集成度，因为集成度是确定产品价格的重要因素。为了应对这种要求，提出了具有三维布置的存储器单元的三维半导体存储器装置。

技术实现思路

[0003]根据本专利技术的实施方式，一种半导体存储器装置包括：栅电极层叠物，该栅电极层叠物垂直地层叠在基板上方并且具有弯曲栅极焊盘，该栅电极层叠物的弯曲栅极焊盘具有阶梯形结构；层间介电层，该层间介电层覆盖弯曲栅极焊盘；以及多个接触插塞，所述多个接触插塞通过穿透层间介电层而分别联接到弯曲栅极焊盘，其中，弯曲栅极焊盘包括不同尺寸的倾斜拐角部分。
[0004]根据本专利技术的另一实施方式，一种半导体存储器装置包括：基板；层叠物，多个介电层和多个导电层在垂直于基板的表面的方向上交替地层叠在所述层叠物中；阶梯形沟槽，该阶梯形沟槽穿透所述层叠物，该阶梯形沟槽包括朝着基板垂直延伸的多个沟槽；以及层间介电层，该层间介电层填充阶梯形沟槽，其中，所述多个沟槽包括不同尺寸的倾斜拐角部分。
[0005]根据本专利技术的另一实施方式，一种制造半导体存储器装置的方法包括以下步骤：在基板上方形成多个牺牲层和多个介电层交替地层叠的层叠物；形成穿透所述层叠物的阶梯形沟槽，该阶梯形沟槽包括具有不同尺寸的倾斜拐角部分的多个沟槽；形成填充阶梯形沟槽的层间介电层；以及利用导电层替换牺牲层。
[0006]根据本专利技术的另一实施方式，一种半导体存储器装置包括：栅电极层叠物，该栅电极层叠物垂直地层叠在基板上方并且具有弯曲栅极焊盘，该栅电极层叠物的弯曲栅极焊盘具有阶梯形结构；层间介电层，该层间介电层覆盖弯曲栅极焊盘；以及多个接触插塞，所述多个接触插塞通过穿透层间介电层而分别联接到弯曲栅极焊盘，其中，弯曲栅极焊盘包括不同尺寸的倾斜拐角部分。
附图说明
[0007]图1A是在平面图中示意性地示出半导体存储器装置的布局图。
[0008]图1B是沿着图1A的线A
‑
A
’
截取的详细横截面图。
[0009]图1C是图1B所示的垂直沟道结构的示意性立体图。
[0010]图2A是在平面图中阶梯形沟槽的详细示图。
[0011]图2B在平面图中详细示出阶梯形沟槽的拐角。
[0012]图2C是示出沟槽的倾斜拐角部分的平面图。
[0013]图3A是示出最下栅电极和栅极焊盘的平面图。
[0014]图3B是示出栅极焊盘的层叠物的局部立体图。
[0015]图4A至图4M是示出根据本专利技术的实施方式的半导体存储器装置的制造方法的示例的横截面图。
[0016]图5A至图5D是用于减薄工艺和蚀刻工艺的光刻胶图案的平面图。
[0017]图6在平面图中示出根据本专利技术的另一实施方式的阶梯形沟槽。
[0018]图7是示出根据本专利技术的另一实施方式的半导体存储器装置的平面图。
具体实施方式
[0019]下面将参照附图更详细地描述本专利技术的示例性实施方式。然而，本专利技术可按不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达本专利技术的范围。贯穿本公开，相似的标号贯穿本专利技术的各种附图和实施方式表示相似的部分。
[0020]附图未必按比例，在一些情况下，比例可能被夸大以便清楚地示出实施方式的特征。当第一层被称为在第二层“上”或基板“上”时，不仅表示第一层直接形成在第二层或基板上的情况，而且表示在第一层与第二层或基板之间存在第三层的情况。
[0021]本专利技术的实施方式涉及一种具有改进的可靠性的半导体存储器装置和制造该半导体存储器装置的方法。
[0022]图1A是在平面图中示意性地示出半导体存储器装置的布局图。图1B是沿着图1A的线A
‑
A
’
截取的详细横截面图。图1C是图1B所示的垂直沟道结构的示意性立体图。
[0023]参照图1A至图1C，半导体存储器装置100可包括垂直三维(3D)NAND。半导体存储器装置100可包括基板101、在基板101上方的缓冲层102、在缓冲层102上方的交替层叠物200以及垂直地穿透交替层叠物200的阶梯形沟槽TA。
[0024]基板101可以是适合于半导体处理的材料。基板101可包括半导体基板。例如，基板101可包括硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板、其组合或其多层。基板101还可包括诸如锗的另一半导体材料。基板101可包括III/V族半导体基板，例如，诸如GaAs的化合物半导体基板。基板101可包括绝缘体上硅(SOI)基板。缓冲层102可包括诸如氧化硅的介电材料。
[0025]交替层叠物200可包括单元阵列区域MC和虚设区域DA。单元阵列区域MC可包括阶梯形区域SA以及阶梯形区域SA之间的中央区域CA。阶梯形区域SA可由阶梯形沟槽TA限定。阶梯形沟槽TA可包括多个沟槽T1、T2、T3和T4。中央区域CA可在第一方向D1上设置在阶梯形区域SA之间，阶梯形沟槽TA可在第二方向D2上延伸。
[0026]交替层叠物200的单元阵列区域MC可包括栅电极层叠物，并且栅电极层叠物可包括在第三方向D3上交替地层叠的多个介电层202和多个栅电极201。单元阵列区域MC可被在第一方向D1上延伸的狭缝300划分成多个单元区域(或单元串)。狭缝300可包括介电材料，并且狭缝300的两端可与阶梯形沟槽TA部分地交叉。根据本专利技术的另一实施方式，狭缝300的两端可在第一方向D1上划分阶梯形沟槽TA。
[0027]在单元阵列区域MC的中央区域CA中，多个介电层202和多个栅电极201可交替，并且介电层202和栅电极201可从中央区域CA延伸到阶梯形区域SA。在阶梯形区域SA中，可设置栅电极201的边缘(即，栅极焊盘201P)。栅极焊盘201P可具有栅极焊盘201P在第三方向D3上垂直地层叠的阶梯形结构。
[0028]单元阵列区域MC还可包括穿透中央区域CA的多个垂直沟道结构203。参照图1C，垂直沟道结构203可穿透包括栅电极201和介电层202的交替层叠物200。垂直沟道结构203可包括垂直沟道层211、隧道介电层212、电荷捕获层213和阻挡层214。芯介电层215可形成在垂直沟道层211内。阻挡层214可包括氧化硅、高k材料或其组合。例如，阻挡层214可包括氧化硅、氧化铝、氧化铪、氧化锆或其组合。电荷捕获层213可包括诸如氮化硅的电荷捕获介电材料。电荷捕获层213可适形地形成在阻挡层214上方。隧道介电层212可包括氧化硅。垂直沟道层211可形成在隧道介电层212上方。垂直沟道层211可包括半导体材料。例如，垂直本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：栅电极层叠物，该栅电极层叠物垂直地层叠在基板上方并且具有弯曲栅极焊盘，该栅电极层叠物的所述弯曲栅极焊盘具有阶梯形结构；层间介电层，该层间介电层覆盖所述弯曲栅极焊盘；以及多个接触插塞，所述多个接触插塞通过穿透所述层间介电层而分别联接到所述弯曲栅极焊盘，其中，所述弯曲栅极焊盘包括不同尺寸的倾斜拐角部分。2.根据权利要求1所述的半导体存储器装置，其中，所述弯曲栅极焊盘的所述倾斜拐角部分具有不同的长度，并且其中，所述倾斜拐角部分的长度从最上弯曲栅极焊盘到最下弯曲栅极焊盘逐渐减小。3.根据权利要求1所述的半导体存储器装置，其中，所述弯曲栅极焊盘的各个所述倾斜拐角部分包括多个倾斜拐角，并且其中，所述倾斜拐角具有钝角。4.根据权利要求1所述的半导体存储器装置，其中，所述弯曲栅极焊盘的各个所述倾斜拐角部分包括多个倾斜拐角，并且其中，所述倾斜拐角具有锐角。5.根据权利要求1所述的半导体存储器装置，其中，所述弯曲栅极焊盘的所述倾斜拐角部分在所述弯曲栅极焊盘的层叠方向上彼此不交叠。6.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：多个垂直沟道结构，所述多个垂直沟道结构穿透所述栅电极层叠物。7.一种半导体存储器装置，该半导体存储器装置包括：基板；层叠物，多个介电层和多个导电层在垂直于所述基板的表面的方向上交替地层叠在所述层叠物中；阶梯形沟槽，该阶梯形沟槽穿透所述层叠物，该阶梯形沟槽包括朝着所述基板垂直延伸的多个沟槽；以及层间介电层，该层间介电层填充所述阶梯形沟槽，其中，在平面图中，所述多个沟槽包括不同尺寸的倾斜拐角部分。8.根据权利要求7所述的半导体存储器装置，其中，所述沟槽的所述倾斜拐角部分具有不同的长度，并且其中，所述倾斜拐角部分的长度从最上沟槽到最下沟槽逐渐减小。9.根据权利要求7所述的半导体存储器装置，其中，所述沟槽的各个所述倾斜拐角部分包括多个倾斜拐角，并且其中，所述倾斜拐角具有钝角。10.根据权利要求7所述的半导体存储器装置，其中，所述沟槽的各个所述倾斜拐角部分包括多个倾斜拐角，并且其中，所述倾...

【专利技术属性】
技术研发人员：金永录，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：