基于互锁二进制异步计数器的VCO-ADC的粗略-精细计数架构制造技术

本公开涉及基于互锁二进制异步计数器的VCO

Coarse fine counting architecture of vco-adc based on interlock binary asynchronous counter

【技术实现步骤摘要】
基于互锁二进制异步计数器的VCO
‑
ADC的粗略
‑
精细计数架构


[0001]本专利技术总体上涉及一种用于压控(VCO)模数转换器(ADC)的 粗略
‑
精细计数架构和一种对应方法。

技术介绍

[0002]低成本数字麦克风可以包括微机电系统(MEMS)麦克风、偏置 电路和模数转换器(ADC)。低成本数字麦克风的竞争力主要取决于 其性能(包括功耗、动态范围和分辨率、以及其他性能标准)和其成 本(硅面积、封装尺寸与灵敏度、以及其他成本项目)。目前可用的 Sigma
‑
Delta ADC已经达到技术极限，并且市场趋势需要创新的解决 方案来提高性能同时降低成本。基于压控振荡器的ADC(VCO
‑
ADC) 是常规的基于电压编码的电路的有前途的替代品。对于使用多相环形 振荡器(RO)而构建的VCO
‑
ADC，量化电路系统的功耗主要由数字 计数电路系统决定。为了节省功率，已经使用具有粗略
‑
精细结构的 计数电路。使用可用粗略
‑本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种模数转换器ADC，包括：压控振荡器VCO，具有用于接收模拟输入信号的输入，并且具有多个输出；双二进制计数器，具有耦合到所述VCO的所述多个输出中的第一输出的第一输入、耦合到所述VCO的所述多个输出中的第二输出的第二输入、第一输出和第二输出；第一多个寄存器，耦合到所述双二进制计数器的所述第一输出；第二多个寄存器，耦合到所述双二进制计数器的所述第二输出；多个感测放大器，耦合到所述VCO的所述多个输出；以及校正部件，耦合到所述第一多个寄存器、所述第二多个寄存器和所述多个感测放大器，所述校正部件被配置为生成粗略计数、生成精细计数并且组合所述粗略计数和所述精细计数以提供代表所述模拟输入信号的数字输出信号。2.根据权利要求1所述的ADC，其中所述校正部件被配置为基于由所述第一多个寄存器和所述第二多个寄存器提供的信号来生成所述粗略计数。3.根据权利要求1所述的ADC，其中所述校正部件被配置为基于由所述多个感测放大器提供的信号来生成所述精细计数。4.根据权利要求1所述的ADC，其中所述双二进制计数器包括第一异步计数器和第二异步计数器。5.根据权利要求4所述的ADC，其中所述第一异步计数器和所述第二异步计数器中的至少一项包括多个串联连接的D型触发器。6.根据权利要求4所述的ADC，其中所述第一异步计数器包括多个串联连接的D型触发器和耦合到所述第二异步计数器的至少一个内部节点的至少一个内部节点。7.根据权利要求1所述的ADC，还包括插入在所述多个感测放大器与所述校正部件之间的相位重新排序电路。8.根据权利要求1所述的ADC，其中所述第一多个寄存器被配置为对所述双二进制计数器的所述第一输出进行采样，并且其中所述第二多个寄存器被配置为对所述双二进制计数器的所述第二输出进行采样。9.根据权利要求1所述的ADC，其中所述第一多个寄存器、所述第二多个寄存器、所述多个感测放大器以及所述校正部件各自包括用于接收时钟信号的时钟输入。10.根据权利要求9所述的ADC，其中所述时钟信号的时钟频率小于所述VCO的静止频率。11.一种转换器，包括：多个感测放大器，具有多个相...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：