片内时钟网络延时测试方法和测试电路技术

片内时钟网络延时测试方法和测试电路，涉及集成电路技术，本发明专利技术的测试方法包括下述步骤：1)芯片内部的时钟管理电路模块提供控制时钟信号和N路测试时钟信号，各测试时钟信号的相位相同，N为大于2的整数；2)构造N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和测试时钟信号一一对应接入；3)控制时钟信号经过同一路径接入片内触发器区域，然后分路至各触发器，以控制时钟信号作为各触发器的控制时钟；4)通过时钟管理电路模块，以波形滑动的方式调节控制时钟信号的相位，记录各触发器的输出；5)通过各触发器的输出信号的相位差，判断各测试支路之间的时延差值。本发明专利技术测试成本低，精度高。精度高。精度高。

【技术实现步骤摘要】
片内时钟网络延时测试方法和测试电路


[0001]本专利技术涉及集成电路技术，特别涉及集成电路测试技术。

技术介绍

[0002]FPGA现场可编程逻辑们阵列器件内部有着复杂的时钟网络，时钟信号经由时钟网络从发送端电路传送到接收端电路。由于不同的时钟网络路径的信号传输延时存在差异，会影响到芯片内部逻辑电路的时序关系。并且，时钟网络的信号传输延时参数与电源电压、芯片节温、芯片工艺等因素相关，因此时钟网络延时参数的测试方法研究有着一定的工程价值。
[0003]传统的时钟网络延时参数测试选择被测FPGA芯片的部分I/O接口分别作为信号的输入端和输出端。然后使用示波器或其他测试设备测试输入端信号与输出端信号之间的时序延时，并减去测试电路板上的信号传输通道的信号传输延时。这种测试方法对测试端口有着很强的依赖性，测试的灵活性较低，容易受到外部测试条件的影响。尤其针对FPGA芯片内部某些特殊的时钟网络路径，难以通过I/O输入输出端口进行测试。

技术实现思路

[0004]本专利技术所要解决的技术问题是，提供一种不依赖专用测试仪器设备的FPGA片内时钟网络的测试技术，包括片内时钟网络延时测试方法和片内时钟网络延时测试电路。
[0005]本专利技术解决所述技术问题采用的技术方案是，片内时钟网络延时测试方法，其特征在于，包括下述步骤：
[0006]1)芯片内部的时钟管理电路模块提供控制时钟信号和N路测试时钟信号，各测试时钟信号的相位相同，N为大于2的整数；
[0007]2)构造N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和测试时钟信号一一对应接入；
[0008]3)控制时钟信号经过同一路径接入片内触发器区域，然后分路至各触发器，以控制时钟信号作为各触发器的控制时钟；
[0009]4)通过时钟管理电路模块，以波形滑动的方式调节控制时钟信号的相位，记录各触发器的输出；
[0010]5)通过各触发器的输出信号的相位差，判断各测试支路之间的时延差值。
[0011]所述步骤4)中，自时钟管理电路模块初次输出控制时钟信号之后，每一次输出的控制时钟信号的相位皆比其前一次输出的控制时钟信号的相位延迟一个预设的时间单位。
[0012]所述控制时钟信号的频率是测试时钟信号频率的偶数倍。
[0013]本专利技术提供的片内时钟网络延时测试电路包括时钟管理电路模块、控制时钟信号支路和N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，各触发器的输出端连接控制/存储模块，控制/存储模块连接对外输出接口；
[0014]所述控制/存储模块与时钟管理电路模块连接；
[0015]时钟管理电路模块的测试时钟信号端口通过各测试支路中的时钟网络路径与该支路的触发器的采样信号输入端连接；
[0016]时钟管理电路模块的控制时钟信号端口通过控制时钟信号支路与各触发器的时钟端连接。
[0017]进一步的，控制/存储模块具有相移控制模块，所述相移控制模块用于产生相邻两个触发点之间的时长等差递增的信号。所述触发点是指信号中作为触发的特征点，例如上升沿或者下降沿。
[0018]本专利技术的测试方法工作原理简单、应用方便、测试成本低、测试精度高(精度可到25ps)。
附图说明
[0019]图1是本专利技术的时钟网络的信号传输延时内建测试架构示意图。
[0020]图2是时钟管理电路模块的各路输出时钟在源端的初始相位关系示例图。
[0021]图3是时钟管理电路模块的各路输出时钟经不同的时钟网络到达触发器后的相位关系示例图。
[0022]图4是控制/存储模块的存储部分地址分配示意图。
[0023]图5是实施例1的示意图。
[0024]图6是实施例2的示意图。
具体实施方式
[0025]本专利技术提出了一种基于芯片内建测试的时钟网络的信号传输延时参数测试方法。由于芯片的测试环节众多，本专利技术所述的测试方法主要适用于成品芯片的板级测试。即在不依赖专用测试仪器设备的情况下，使用FPGA芯片的内部功能电路实现对时钟网络的测试，并将原始测试数据上传至计算机，以便后期进行数据统计和分析。
[0026]本专利技术将FPGA芯片内部的具备动态相移调节功能的时钟管理模块与被测时钟网络相结合，通过内建测试方法可实现对部分芯片内部时钟网络的信号传输延时测试。
[0027]本专利技术的片内时钟网络延时测试方法包括下述步骤：
[0028]1)芯片内部的时钟管理电路模块提供控制时钟信号和N路测试时钟信号，各测试时钟信号的相位相同，N为大于2的整数；
[0029]2)构造N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和测试时钟信号一一对应接入；
[0030]3)控制时钟信号经过同一路径接入片内触发器区域，然后分路至各触发器，以控制时钟信号作为各触发器的控制时钟；
[0031]4)通过时钟管理电路模块，以波形滑动的方式调节控制时钟信号的相位，记录各触发器的输出；
[0032]5)通过各触发器的输出信号的相位差，判断各测试支路之间的时延差值。
[0033]所述步骤4)中，自时钟管理电路模块初次输出控制时钟信号之后，每一次输出的控制时钟信号的相位皆比其前一次输出的控制时钟信号的相位延迟一个预设的时间单位。
[0034]所述控制时钟信号的频率是测试时钟信号频率的偶数倍。
[0035]片内时钟网络延时测试电路包括时钟管理电路模块100、控制时钟信号支路105和N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，各触发器的输出端连接控制/存储模块，控制/存储模块连接对外输出接口；图1为4个测试支路的情形，4个测试支路分别以101、102、103和104示出。
[0036]所述控制/存储模块与时钟管理电路模块连接；
[0037]时钟管理电路模块的测试时钟信号端口通过各测试支路中的时钟网络路径与该支路的触发器的采样信号输入端连接；
[0038]时钟管理电路模块的控制时钟信号端口通过控制时钟信号支路与各触发器的时钟端连接。
[0039]控制/存储模块具有相移控制模块，所述相移控制模块用于产生相邻两个触发点之间的时长等差递增的信号。所述触发点是指信号中作为触发的特征点，例如上升沿或者下降沿。时钟管理电路模块以触发点作为输出相移时钟的触发信号。
[0040]具体的说，测试系统如图1所示。被测FPGA芯片搭载在板级测试板上，通过JTAG接口与PC计算机连接。板级测试板为被测FPGA芯片提供电源供电、时钟信号源、上电复位等外围功能电路。
[0041]时钟网络内建测试电路的核心主要包括时钟管理电路模块、各时钟网络路径、触发器和内建测试数据存储模块。
[0042]时钟管理电路模块的主要功能是输出多路时钟信号，以5路输出时钟举例说明；时钟网络路径NO.1～5为不同的时钟网络路径；触发器用于采样时钟网络信号的逻辑本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.片内时钟网络延时测试方法，其特征在于，包括下述步骤：1)芯片内部的时钟管理电路模块提供控制时钟信号和N路测试时钟信号，各测试时钟信号的相位相同，N为大于2的整数；2)构造N个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和测试时钟信号一一对应接入；3)控制时钟信号经过同一路径接入片内触发器区域，然后分路至各触发器，以控制时钟信号作为各触发器的控制时钟；4)通过时钟管理电路模块，以波形滑动的方式调节控制时钟信号的相位，记录各触发器的输出；5)通过各触发器的输出信号的相位差，判断各测试支路之间的时延差值。2.如权利要求1所述的片内时钟网络延时测试方法，其特征在于，所述步骤4)中，自时钟管理电路模块初次输出控制时钟信号之后，每一次输出的控制时钟信号的相位皆比其前一次输出的控制时钟信号的相位延迟一个预...

【专利技术属性】
技术研发人员：贾楫，陈环，李友刚，
申请(专利权)人：成都华微电子科技股份有限公司，
类型：发明
国别省市：