一种芯片测试的方法、系统、存储介质、设备及芯片技术方案

本发明专利技术提供了一种芯片测试的方法、系统、存储介质及设备，方法包括：在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。根据本发明专利技术在芯片测试过程中提高了测试的覆盖率和灵活性。过程中提高了测试的覆盖率和灵活性。过程中提高了测试的覆盖率和灵活性。

A chip testing method, system, storage medium, device and chip

【技术实现步骤摘要】
一种芯片测试的方法、系统、存储介质、设备及芯片


[0001]本专利技术涉及芯片
，尤其涉及芯片测试
，具体涉及一种芯片测试的方法、系统、存储介质、设备及芯片。

技术介绍

[0002]随着芯片技术的快速发展，尤其是芯片制造工艺的日益提升，使得单一芯片的规模越来越大，其功能越来越强，从而其复杂度也越来越高。相应的对其回片的测试的需求也越来越多。
[0003]芯片回片后，对其的测试主要包括板级测试和ATE机台(Automatic Test Equipment，集成电路(IC)自动测试机)测试。
[0004]板级测试主要是针对芯片功能的测试，其选择不同的样片，在不同的工作环境、工作条件下，检验其是否达到设计指标，并且检测其有无设计缺陷。如果有设计缺陷，则找出其原因和规避方法。
[0005]ATE机台测试主要是用于芯片量产的测试，其需要对每一颗芯片进行一系列科目的测试，通过测试结果对其进行筛选分级，筛选出合格和不合格的产品，对合格的产品进行质量品质分级。这一系列的测试由不同类型的测试科目组成，如ESD(静电放电)测试、电器参数测试、DFT(可测性设计)测试、功能测试等。针对不同的测试科目编写不同的测试用例，最终通过测试机台执行得到测试结果。
[0006]尤其SOC(System On Chip，片上系统)芯片中一般会有一颗或者多颗CPU(Central Processing Unit，中央处理器)，其中一颗CPU会在芯片上电启动时首先被释放。CPU释放后，其会从相应的CPU reset vector(复位向量，CPU复位后读取第一条指令所在的地址)所设置的地址开始读取指令开始执行。一般CPU reset vector所设置的地址为芯片的BootROM(启动只读存储器)的起始地址，其中BootROM是嵌入处理器芯片内的一块ROM，它包含处理器在上电或复位时执行的第一段代码，即BootROM中存储着固化好的芯片上电后要首先执行的指令代码。
[0007]然而，随着芯片生产工艺的技术越来越先进，使得单一芯片所能实现的功能日益强大，同时也使得芯片的复杂度越来越高，因此也伴随着对芯片测试的需求也越来越高。
[0008]因此，针对问题，需要提出一种更优的芯片测试模式，以提高测试的覆盖率和灵活性。

技术实现思路

[0009]有鉴于此，本专利技术的目的在于提出一种改进的芯片测试的方法、系统、存储介质及设备，以提高测试的覆盖率和灵活性。
[0010]基于上述目的，一方面，本专利技术提供了一种芯片测试的方法，其中该方法包括以下步骤：
[0011]在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存
器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；
[0012]响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；
[0013]通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；
[0014]监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。
[0015]在根据本专利技术的芯片测试的方法的一些实施例中，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：
[0016]将所述CPU复位向量寄存器默认值配置为片上ROM的起始地址；
[0017]将所述CPU释放控制管脚默认配置为输入方向和内部下拉电阻状态；
[0018]将所述CPU释放控制寄存器默认值配置为零。
[0019]在根据本专利技术的芯片测试的方法的一些实施例中，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：
[0020]通过将CPU释放控制管脚写为高使得在芯片上电时CPU处于未释放状态。
[0021]在根据本专利技术的芯片测试的方法的一些实施例中，所述通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码进一步包括：
[0022]通过将所述CPU释放控制寄存器写为非零值使得相应的CPU被释放。
[0023]在根据本专利技术的芯片测试的方法的一些实施例中，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：
[0024]设置电子熔丝位，其中基于写所述电子熔丝位将所述芯片的通用输入输出管脚之一复用为所述CPU释放控制管脚。
[0025]在根据本专利技术的芯片测试的方法的一些实施例中，所述方法进一步包括：
[0026]响应于芯片测试结束，基于写所述电子熔丝位禁用所述通用输入输出管脚之一的复用。
[0027]本专利技术的另一方面，还提供了一种芯片测试的系统，其中包括：
[0028]模式配置模块，所述模式配置模块配置为在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；
[0029]用例录入模块，所述用例录入模块配置为响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；
[0030]测试执行模块，所述测试执行模块配置为通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；
[0031]结果监测模块，所述结果监测模块配置为监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。
[0032]在根据本专利技术的芯片测试的系统的一些实施例中，所述模式配置模块进一步配置
为：
[0033]将所述CPU复位向量寄存器默认值配置为片上ROM的起始地址；
[0034]将所述CPU释放控制管脚默认配置为输入方向和内部下拉电阻状态；
[0035]将所述CPU释放控制寄存器默认值配置为零。
[0036]在根据本专利技术的芯片测试的系统的一些实施例中，所述模式配置模块进一步配置为：
[0037]通过将CPU释放控制管脚写为高使得在芯片上电时CPU处于未释放状态。
[0038]在根据本专利技术的芯片测试的系统的一些实施例中，所述测试执行模块进一步配置为：
[0039]通过将所述CPU释放控制寄存器写为非零值使得相应的CPU被释放。
[0040]在根据本专利技术的芯片测试的系统的一些实施例中，所述模式配置模块进一步配置为进一步包括：
[0041]设置电子熔丝位，其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片测试的方法，其特征在于，包括以下步骤：在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。2.根据权利要求1所述的方法，其特征在于，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：将所述CPU复位向量寄存器默认值配置为片上ROM的起始地址；将所述CPU释放控制管脚默认配置为输入方向和内部下拉电阻状态；将所述CPU释放控制寄存器默认值配置为零。3.根据权利要求2所述的方法，其特征在于，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：通过将CPU释放控制管脚写为高使得在芯片上电时CPU处于未释放状态。4.根据权利要求1至3任一项所述的方法，其特征在于，所述通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码进一步包括：通过将所述CPU释放控制寄存器写为非零值使得相应的CPU被释放。5.根据权利要求1至3任一项所述的方法，其特征在于，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：设置电子熔丝位，其中基于写所述电子熔丝位将所述芯片的通用输入输出管脚之一复用为所述CPU释放控制管脚。6.根据权利要求5所述的方法，其特征在于，所述方法进一步包括：响应于芯片测试结束，基于写所述电子熔丝位禁用所述通用输入输出管脚之一的复用。7.一种芯片测试的系统，其特征在于，包括：模式配置模块，所述模式配置模块配置为在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；用例录入模块，所述用...

【专利技术属性】
技术研发人员：刘文涛，沈欣舞，崔健，吴睿振，
申请(专利权)人：山东云海国创云计算装备产业创新中心有限公司，
类型：发明
国别省市：