一种集成扫描式半导体电路测试板制造技术

本实用新型专利技术公开了一种集成扫描式半导体电路测试板，包括测试基板以及半导体芯片，所述半导体芯片位于所述测试基板上端，所述测试基板上表面设有电极图形，所述电极图形按照矩阵排列，所述电极图形包括若干个测试基板P电极以及测试基板N电极，所述半导体芯片上表面设有半导体芯片P电极以及半导体芯片N电极，所述半导体芯片倒置在所述测试基板表面，且所述半导体芯片与所述测试基板相连，通过测试基板的外围驱动扫描电路对测试基板阵列中的像素进行行列扫描，实现对半导体芯片的逐点测试，可以将百万级半导体芯片的测试时间由传统的数十小时降低到数分钟，极大提高测试效率，提高生产效率，降低制造成本。降低制造成本。降低制造成本。

【技术实现步骤摘要】
一种集成扫描式半导体电路测试板


[0001]本技术涉及半导体光电器件
，具体为一种集成扫描式半导体电路测试板。

技术介绍

[0002]半导体分立器件，包括恒流源驱动芯片、发光二极管、整流芯片等，在目前的电源驱动、半导体照明、显示等领域发挥着巨大的作用。
[0003]但是目前半导体分立器件及电路的测试，仍然主要是采用传统的串行式、分立式器件测试技术，通过探针台系统进行测试，在晶片内选取全部或一定比例的芯片，通过探针台的机械移动依次进行单颗芯片的性能测试。这种测试技术随着芯片尺寸的缩小及晶圆尺寸的变大，单个晶圆测试消耗的时间急剧上升，从而导致测试产能急剧降低、测试成本上升明显；另一方面，不同分立器件制造厂家的测试标准依据各自测试条件进行设定，尚未实现标准化；以上两点对于终端产品的规模化、标准化生产也带来了不利影响。为了提升半导体分立器件的规模化、标准化生产水平，推动产业快速发展，亟需高速、高效率的半导体电路测试系统。

技术实现思路

[0004]本技术提供一种集成扫描式半导体电路测试板，解决了传统半导体芯片通过探针台的移动实现逐颗测试时，测试时间长，工作效率低的问题。
[0005]为实现上述目的，本技术提供如下技术方案：一种集成扫描式半导体电路测试板，包括测试基板以及半导体芯片，所述半导体芯片位于所述测试基板上端，所述测试基板上表面设有电极图形，所述电极图形按照矩阵排列，所述电极图形包括若干个测试基板P电极以及测试基板N电极，所述半导体芯片上表面设有半导体芯片P电极以及半导体芯片N电极，所述半导体芯片倒置在所述测试基板表面，且所述半导体芯片与所述测试基板相连。
[0006]优选的，所述测试基板P电极之间相连形成行引出线，所述行引出线一侧设有行引出电极。
[0007]优选的，所述测试基板N电极之间相连形成列引出线，所述列引出线一侧设有列引出电极。
[0008]优选的，所述测试基板上的测试基板P电极和测试基板N电极与半导体芯片上的半导体芯片P电极和半导体芯片N电极通过焊盘连接。
[0009]优选的，所述测试基板P电极尺寸大于所述半导体芯片P电极的尺寸。
[0010]优选的，所述测试基板N电极尺寸大于所述半导体芯片N电极尺寸。
[0011]优选的，所述测试基板的衬底包括玻璃、硅或者蓝宝石。
[0012]与现有技术相比，本技术的有益效果：
[0013]1、本技术中，在测试基板上设置了矩阵排列的电极图形，且电极图形包括由测试基板P电极相连接形成的行引出线以及行引出电极和由半导体芯片N电极相，连接形成
的列引出线以及列引出电极，同时半导体芯片上设置的半导体芯片P电极和半导体芯片N电极分别与测试基板P电极和半导体芯片N电极通过焊盘连接，形成矩阵排列，范方便进行扫描测试。
[0014]2、本技术中，通过对测试板电路进行驱动，对测试板上的半导体芯片一次性地进行扫描测试，可以将百万级半导体芯片的测试时间由传统的数十小时降低到数分钟，极大提高测试效率，提高生产效率，降低制造成本。
附图说明
[0015]附图用来提供对本技术的进一步理解，并且构成说明书的一部分，与本技术的实施例一起用于解释本技术，并不构成对本技术的限制。
[0016]在附图中：
[0017]图1是本技术测试基板未附着半导体芯片时的结构示意图；
[0018]图2是本技术测试基板附着半导体芯片后的结构示意图；
[0019]图中标号：1、测试基板；2、测试基板P电极；3、测试基板N电极；41、行引出线；42、行引出电极；51、列引出线；52、列引出电极；6、半导体芯片；7、半导体芯片P电极；8、半导体芯片N电极。
具体实施方式
[0020]以下结合附图对本技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本技术，并不用于限定本技术。
[0021]实施例：如图1
‑
图2所示，一种集成扫描式半导体电路测试板，包括测试基板1以及半导体芯片6，所述半导体芯片6位于所述测试基板1上端，所述测试基板1的衬底包括玻璃、硅或者蓝宝石，所述测试基板1上表面设有电极图形，所述电极图形按照矩阵排列，所述电极图形包括若干个测试基板P电极2以及测试基板N电极3，所述测试基板P电极2之间相连形成行引出线，所述行引出线41一侧设有行引出电极42，所述半导体芯片6上表面设有半导体芯片P电极7以及半导体芯片N电极8，所述测试基板N电极3之间相连形成列引出线51，所述列引出线51一侧设有列引出电极52，所述测试基板P电极2尺寸大于所述半导体芯片P电极7的尺寸，所述测试基板N电极3尺寸大于所述半导体芯片N电极8尺寸，所述半导体芯片6倒置在所述测试基板1表面，且所述半导体芯片6与所述测试基板1相连，即所述测试基板1上的测试基板P电极2和测试基板N电极3与半导体芯片6上的半导体芯片P电极7和半导体芯片N电极8通过测试基板1上制作的焊盘连接。
[0022]具体制备步骤：
[0023]1、在测试基板1上采用电子束蒸发方式进行测试基板P电极2和行引出线41和行引出电极42的图形制作，测试基板1可以是玻璃衬底、硅衬底或蓝宝石衬底等，且各个电极及各个引出线可以是铝、金、银、镍等金属，金属厚度1~2微米，测试基板P电极2尺寸略大于半导体芯片P电极7尺寸；
[0024]2、对上述测试基板1进行绝缘层制备，采用PECVD工艺淀积二氧化硅薄膜，薄膜厚度1~2微米，对二氧化硅薄膜进行光刻工艺，露出测试基板1上的半导体芯片P电极7和行引出电极42；
[0025]3、对上述测试基板1采用电子束蒸发方式进行测试基板N电极3、列引出线51和列引出电极52的图形制作，且各个电极及各个引出线可以是铝、金、银、镍等金属，金属厚度1~2微米，测试基板N电极3尺寸略大于半导体芯片N电极8尺寸；
[0026]4、对上述测试基板1上的测试基板P电极2和测试基板N电极3采用植球工艺进行焊盘制作，焊盘尺寸小于半导体芯片尺寸，焊盘可以是锡、银浆等；
[0027]5、将附有半导体芯片6阵列的胶膜（周边有框子绷紧）倒置于测试基板1上，测试基板1的测试基板P电极2和测试基板N电极3与半导体芯片6的半导体芯片P电极7和半导体芯片N电极8对准，压合，去除胶膜后进行回流焊，测试基板1上的测试基板P电极2和测试基板N电极3与半导体芯片6上的半导体芯片P电极7和半导体芯片N电极8紧密连接在一起。
[0028]使用时，在测试过程中无需使用机械式移动测试台，而是通过测试基板1的外围驱动扫描电路对测试基板1阵列中的像素进行行列扫描，实现对半导体芯片6的逐点测试，获取性能参数及其mapping图进行分析。
[0029]最后应说明的是：以上所述仅为本技术的优选实例而已，并不用于限制本技术，尽管参照前述实施例对本技术进行了详细的说明，对于本领域的技术人员来说，其依然可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成扫描式半导体电路测试板，其特征在于：包括测试基板以及半导体芯片，所述半导体芯片位于所述测试基板上端，所述测试基板上表面设有电极图形，所述电极图形按照矩阵排列，所述电极图形包括若干个测试基板P电极以及测试基板N电极，所述半导体芯片上表面设有半导体芯片P电极以及半导体芯片N电极，所述半导体芯片倒置在所述测试基板表面，且所述半导体芯片与所述测试基板相连。2.根据权利要求1所述的一种集成扫描式半导体电路测试板，其特征在于：所述测试基板P电极之间相连形成行引出线，所述行引出线一侧设有行引出电极。3.根据权利要求1所述的一种集成扫描式半导体电路测试板，其特征在于：所述测试基板N电极之间...

【专利技术属性】
技术研发人员：王国宏，李志聪，
申请(专利权)人：扬州中科院能源与材料研究院，
类型：新型
国别省市：