12C逻辑的电流舵结构数模转换器制造技术

一种Ｉ２Ｃ逻辑的电流舵结构的数模转换器，包括：锁存输入信号的数字输入锁存器，其输出端分别输出最高２位、次高３位、次次高３位以及最低４位；对２位使能译码的使能译码器；对次高３位译码的列译码器；对次次高３位译码的行译码器；４ＬＳＢ电流开关单元；２５６电流开关矩阵，响应于以上译码器的输出，把其电流输出与４ＬＳＢ电流开关单元的输出叠加后输出到互补电流输出级；衰减输出电流的电流比例转换器；把此输出电流转换成电压的电流－电压转换器。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种数模转换器，尤其是涉及应用I2C逻辑的电流舵结构的数模转换器。数模转换器(以下简称DAC)是模拟集成电路设计领域的一个重要课题。传统的电流舵结构的DAC，需要精密电流源群的配合才能达到12位的精度。同时，由于CMOS结构逻辑电路的高噪声，对电流转换开关造成不应有的噪声和毛刺。DAC是典型的模拟集成电路，但随着数字信号处理(DSP)功能的增强和速度的提高，利用与DSP相同的数字集成电路加工工艺，将DAC与DSP集成在同一个芯片上，不仅可以降低成本，并且提高了系统的性能。附图说明图1为现有技术实现DAC的原理图。此原理图来自于美国加州大学洛杉矶分校1998年的博士论文集。在图1中，10位DAC实现方案主要包括以下几个模块数字输入锁存器1、行译码器2a、列译码器2b、256电流开关矩阵3、2LSB电流开关单元4和时钟信号缓冲器5。该电路的工作原理为10位数字输入被锁存后分为3段进行译码，最高的4位(4MSB)进行列译码，次高的4位(4MSB)进行行译码，最低的2位(2LSB)不进行译码，直接控制2LSB电流开关单元4的电流输出。行列译码器2a、2b的输出对256电流开关矩阵3进行16x16的电流输出选择，256电流开关矩阵3的电流输出与2LSB电流开关单元4的输出叠加后输出到Iop和Ion互补输出级。在图1中，设有需要进行数据转换的数字信号输入以及时钟信号输入，Iop和Ion为两个互补的电流输出级。时钟信号对各个模块进行时序控制，它对电路的影响贯彻到每个电流开关单元。由于时钟信号包含有丰富的频率分量，所以，时钟信号的直通干扰必须利用单独的隔离等方式进行保护。数字输入锁存器1用于对数字输入进行时序调整，减少数字信号因为不同的延迟造成的错误译码。在图1中，对256电流开关矩阵3的控制是通过行列译码器2a、2b进行的。在电流开关矩阵的每一个电流开关单元中，都需要有一个控制模块对电流的输出方向进行判断。在图2中对电流开关单元的控制进行了简要的说明。图2是行列译码器2a、2b的工作示意图。在图2中，从256电流开关矩阵3中抽取16个单元，对行列译码器2a、2b的工作进行简要说明。当第1排和第1列的译码器输出为有效时，单元11的电流加入Iop端口，否则，加入Ion端口。当第2列和第2排译码器的输出为有效时，单元11、单元12、单元21和单元22的电流加入Iop端口，否则，视第1列和第1排的译码器输出决定。依此类推，第4列和第4排的译码器输出为有效时，16个单元的电流输出加入Iop端口，否则，视第3列和第3排的译码器输出决定；当第16列和第16排的译码器输出为有效时，256个单元的电流加入Iop端口，否则，视第15列和第15排的译码器输出决定。行列译码器2a、2b的作用是使得被控制导通的电流开关单元的个数与数字信号的输入成2次幂的对应关系。以4位数据为例，当输入为1000时，导通的电流开关单元个数为8个，输入为0100时，导通的电流开关单元个数为4个，当输入为0010时，导通的电流开关单元个数为2个，输入为0001时，导通的电流开关单元个数为1个。从而使得整个矩阵的输出成1--2--4--8--的幂次关系。为了满足对电流开关矩阵中每个单元的控制要求，在图3中示出了其控制电路的原理图。从图3中可以得到，当高1位的列信号column+1为有效时，其输出的控制信号为1；否则，列信号column和行信号row都为1时，输出的控制信号也为1。因此以上电路可以满足在上文中提到的对幂次关系的逻辑控制。图4简要绘出了电流开关矩阵中每个单元的电路图。在图4中，COL+1为高1列的控制信号，COL和ROW为译码器输出的行列控制信号。控制信号经过解码单元后，加入锁存器，然后控制由VBN偏置构成的电流的走向，当控制信号为有效时，电流加入IOP端口，否则，电流加入ION端口。以上电路存在的缺陷为(1)较大的瞬时功耗由两个反相器构成的锁存器单元，其输出电平在从1到0和从0到1的转换过程中，其翻转是通过一端的输出接地实现的，由于电路的响应存在一定的延迟，将会有较大的瞬时电流流经锁存器，所以，瞬时功耗和高频噪声都会较大。解码单元，锁存器单元的数字地线与电流开关单元的地线不能够共享。(2)重复的解码单元每一个电流开关都需要附加一个相同的解码单元和锁存器单元，256矩阵则需要增加256个重复的电路结构。(3)较低的锁存器转换电平锁存器在从0到1的转换电平较低，所以在数字信号输入不同时，其响应的速度也是不同的，从而造成输出的不平衡。(4)较大的时钟直通影响图4中的时钟信号是具有丰富频域成分的高频信号，当考虑时钟接入的晶体管的寄生电容效应时，如图中Cgs1和Cgs2所示，则时钟信号对锁存器的输入级和输出级、解码器的输出级、电流开关的控制栅极都会有直通带来的影响。当时钟信号为1时，必须先给寄生电容Cgs1和Cgs2充分充电才会为高电平；同样，当时钟信号为0时，必须先使寄生电容充分放电才会为低电平。如果在最恶劣的情况下，电流开关单元的寄生电容因为分压的关系，使得开关不能够完全关断和导通，则会导致DNL和INL等电路的关键指标下降，影响整个DAC的性能。图5给出了64电流开关矩阵的随机化布局示意图。根据前面提到的译码器逻辑，对应的行列电流开关单元的导通和关断是由行列译码器的输出决定的。在图5的随机化布局中，打破了正常的矩阵排列顺序，按照随机化的原则排列每一列的顺序，按照与列相反的顺序来定行的序号，构成一个随机化排列的矩阵。随机化矩阵能够对随机误差进行有效的抑制，对于系统误差，其抑制能力明显减弱。同时，由于电源及地线，时钟信号深入到每一个单元，系统误差是不能够忽略的。因此，本专利技术的一个目的在于提供一种电流舵结构的数模转换器，这种数模转换器配合数模混合集成电路的设计，利用与数字集成电路相同的加工工艺，有效地解决了以上对传统数模转换器所述的问题。本专利技术提供了一种电流舵结构的数模转换器，它包括锁存输入的数字信号的数字输入锁存器，所述锁存器具有四个输出端分别输出输入信号的最高的至少2位、次高的至少3位、次次高的至少3位以及最低的4位；用于对输入信号的所述最高的至少2位进行使能译码的使能译码器，其输出分别控制以下的列译码器、行译码器和256电流开关矩阵；用于对输入信号的所述次高的至少3位进行译码的列译码器；对输入信号的所述次次高的至少3位进行译码的行译码器；其电流输出直接由输入信号的最低4位控制的4LSB电流开关单元；由256个电流开关单元构成的256电流开关矩阵，响应于所述使能译码器、列译码器和行译码器对所述电流开关矩阵的电流输出选择，把其电流输出与所述4LSB电流开关单元的输出叠加后输出到所述数模转换器的两个互补电流输出级；用于对来自所述两个互补电流输出级的输出电流进行衰减的电流比例转换器；以及把电流比例转换器的经衰减的输出电流转换成电压而在所述数模转换器的互补电压输出级输出的电流-电压转换器。本专利技术的数模转换器具有以下优点1．互补式输出在传统的电流舵DAC输出级中，所采用的电流-电压转换单元使用运放构成的电压跟随器形式。对于10位DAC来说，对运放的带宽、转换速率等性能有较高的要求。而在本专利技术中采用电压互补式输出，其优点是抑制电源噪声本文档来自技高网...

【技术保护点】
一种电流舵结构的数模转换器，其特征在于包括：锁存输入的数字信号的数字输入锁存器，所述锁存器具有四个输出端分别输出输入信号的最高的至少２位、次高的至少３位、次次高的至少３位以及最低的４位；用于对输入信号的所述最高的至少２位进行使能译码的使能译码器，其输出分别控制以下的列译码器、行译码器和２５６电流开关矩阵；用于对输入信号的所述次高的至少３位进行译码的列译码器；对输入信号的所述次次高的至少３位进行译码的行译码器；其电流输出直接由输入信号的最低４位控制的４ＬＳＢ电流开关单元；由２５６个电流开关单元构成的２５６电流开关矩阵，响应于所述使能译码器、列译码器和行译码器对所述电流开关矩阵的电流输出选择，把其电流输出与所述４ＬＳＢ电流开关单元的输出叠加后输出到所述数模转换器的两个互补电流输出级；用于对来自所述两个互补电流输出级的输出电流进行衰减的电流比例转换器；以及把电流比例转换器的经衰减的输出电流转换成电压而在所述数模转换器的互补电压输出级输出的电流－电压转换器。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹登庆，王波，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]