用于实现迭代n维解码的解码器及其方法技术

公布了一种用于实现包括数据比特帧的数据结构的迭代ｎ维解码的方法，所述方法包括步骤：接收可能错误的数据；在单个步骤中在所有的ｎ个维中计算校正子；存储第一被计算的校正子；在第一维中处理校正子；纠正错误；以及更新已被在所述第一维中的纠正所影响的校正子；并且在直至第ｎ维的所有可能的维中处理校正子，并且，为被处理的校正子的每一个纠正错误，并在所有的维中更新已被该纠正所影响的校正子。每次子迭代（从第二次子迭代起）所需要的时间将被逐渐减少。增加迭代的次数而不增加延迟和处理的复杂度。由于仅一个电路被用于在所有的维中以及为所有的迭代处理校正子，因此处理的复杂度也被减小。

【技术实现步骤摘要】

本专利技术涉及电信领域，并且特别涉及错误纠正的技术，所述错误可能在信号传输的过程中产生。更特别地说，本专利技术涉及一种改进的迭代n维FEC解码器和一种改进的用于解码信号的方法。
技术介绍
如同已知的那样，前向纠错(FEC)是一种使用预定算法、将冗余与被传输的数据一起传送的技术。接收设备具有根据所述冗余来检测和纠正可能在传输期间所产生的多个比特错误的能力。与FEC一起被传送的信号因而更加“健壮(robust)”，这样允许运营商建立较长距离的连接而无需部署许多中继站。换句话说，为了克服传输差错和分组丢失，许多电信系统使用了前向纠错(FEC)。一般来说，FEC机制所传送的额外的数据可被用于在接收端重建任何被损坏的或丢失的分组。例如，FEC已被应用于CD-ROM来补偿划痕，并且由于广播仅是单向的(即接收机不能够请求重发)，所述FEC还被用于卫星和外层空间传送。一种已知的用于实现n维编码的解码的方法在于首先沿着第一维解码，然后沿着第二维，然后沿着第三维直至第n维。而且，为了改进错误纠正的能力，可以进行类似于上述的方法(即在第一、第二、第三、......、第n维中解码)的许多次迭代。每次迭代导致延迟或等待时间。在某一维中解码的步骤还包括计算校正子(syndrome)，计算错误位置和错误值；以及最后在该维中进行纠正。所述操作沿着所述n个维被迭代。被计算的校正子的处理允许确定所出现的错误的数目及其所处位置。换句话说，所述被计算的校正子提供能够从中得到错误的位置及其值的信息。错误位置的计算步骤通常通过在所有可能的点(位置，钱氏搜索(CHIEN search))验证方程而被执行。一种更好的可供选择的方法在于用封闭解法进行计算。已知的解决方案导致两个主要的缺点。第一个缺点是长延迟，其取决于为纠正错误所进行的迭代次数。如上所述，要提高错误的可纠正性，必须执行每单次迭代都导致延迟的许多次迭代。这意味着，为了提高解码器的净编码增益，必须增加迭代的次数从而增加延迟。第二个缺点是由解码器的复杂度引起的。实际上，在每个解码步骤都需要重新计算所有的校正子，所述解码步骤被认为是与其它步骤无关的单次子迭代。
技术实现思路
考虑到上述问题和缺点，本专利技术主要的目的是提供一种FEC解码器结构和解码方法，使得在进行比已知的解码器更多次数的迭代的同时减少延迟。本专利技术的另一个目的是提供一种不及所述已知的解码器和方法复杂的FEC解码器结构和解码方法。所述以及其它目的由根据权利要求1的解码器和根据权利要求13的方法来达到。本专利技术的其它有利特征在各从属权利要求中被阐明。所有的权利要求应当被看作是本说明书的完整部分。本专利技术是基于这样的事实作为可由达到第四级等式的封闭方程式所解的代数编码，对于每个维都由级别≤4的代数编码来保护的n维编码而言，可以利用一种使用封闭解法计算错误值及其位置的创新的解码计算结构。所述新的计算结构不需要在每个解码步骤计算所有的校正子(在所有维中)。根据本专利技术，所有维中的所有校正子在开始时、解码步骤之前、基本上同时有利地被计算一次。之后，在解码步骤期间，当比特被纠正时，所有被该纠正所影响的校正子被更新。后文将对所述解码步骤进行更深入地描述。此外，本专利技术的另一个特征是从第二次迭代直至第n次迭代不处理所有的校正子，而是仅处理值不为零的校正子或者已经在前面的解码步骤期间被更新的校正子。这样，每次子迭代(从第二次子迭代起)需要的时间将被逐渐减少。因此，本专利技术有利地允许增加迭代的次数而不增加延迟和处理的复杂度。由于仅一个电路被用于在所有的维中以及为所有的迭代处理校正子，因此处理的复杂度也被降低。根据第一方面，本专利技术提供一种用于实现包括数据比特帧的数据结构的迭代n维解码的解码器，所述解码器包括校正子计算器，用于在单个步骤中在所有n个维中计算校正子；校正子处理器，用于在1、2、...n维中处理校正子，所述校正子处理器包括用于存储校正子的存储装置；以及数据处理器，用于存储被接收的数据、根据来自所述校正子处理器的信息纠正数据并输出被纠正的数据。所述校正子处理器通常为1、2、...、m次迭代处理校正子。根据优选的实施例，所述校正子处理器包括响应所述校正子存储装置的错误计算器，所述错误计算器用于计算错误，并且将错误值和错误位置提供给所述数据处理器，并纠正被存储的数据的可能的错误。此外，所述错误计算器与所述校正子处理器中新的校正子的计算器配合工作来计算新的校正子，所述新的校正子已经被在一个维中的前面的纠正改变，所述新的校正子是为所有维被计算的。有利地，所述新的校正子计算器的输出被提供给所述校正子存储装置，用于更新被存储在其中的校正子。可选地，所述校正子处理器还包括用于在预置的时间间隔内管理许多校正子纠正迭代的序列发生器，所述序列发生器与所述错误计算器和所述校正子存储装置配合工作。典型地，所述校正子处理器包括校正子复用器，其用于在所述校正子计算器的输出和所述新的校正子的计算器的输出之间进行切换。有利地，所述数据处理器包括第一存储器和第二存储器，以及在所述第一或第二存储器之间进行切换的输出复用器。典型地，每个存储器关联于数据复用器，所述数据复用器在输入数据和所述校正子处理器的输出之间进行切换。可能地，如果必要，消除FEC解码器块可以被提供用于进行剩余错误的纠正。根据优选的和有利的实施例，所述解码器在两个维中操作。有利地，所述解码器被体现在专用集成电路，ASIC中。根据第二方面，本专利技术提供一种用于实现包括数据比特帧的数据结构的迭代n维解码的方法，所述方法包括下列步骤接收可能错误的数据；在单个步骤中，在所有的n个维中计算校正子；存储第一被计算的校正子；在第一维中处理校正子；纠正错误；更新已被在所述第一维中的纠正所影响的校正子；在直至第n维的所有可能的维中处理校正子，并且，为被处理的校正子的每一个纠正错误，并在所有的维中更新已被该纠正影响的校正子；执行迭代过程直至设定时间帧(set time frame)的末尾，所述迭代过程包括下列步骤在第一维中处理不为零的校正子；纠正错误；更新已被在所述第一维中的纠正所影响的校正子；在直至第n维的所有可能的维中处理不为零的校正子，或已经在前面的步骤期间被更新的校正子，并且，为被处理的校正子的每一个纠正错误，并在所有的维中更新已被该纠正影响的校正子，并且输出被纠正的数据。可能地，如果必要，进行消除FEC解码步骤来纠正剩余错误。优选地，n等于2。有利地，所述方法通过专用集成电路，ASIC来实现。根据第三方面，本专利技术还提供一种包括如上文所述的解码器的电信设备，典型地是一种网络单元。根据第四方面，本专利技术还提供一种包括计算机程序装置的计算机程序，当所述程序在计算机上运行时，所述计算机程序装置适于实现如上文所述的方法。根据第五方面，本专利技术提供一种计算机可读介质，其具有被记录在其上的程序，所述计算机可读介质包括计算机程序代码装置，当所述程序在计算机上运行时，所述计算机程序代码装置适于实现如上文所述的方法。附图说明参考附图，读过下面通过仅示例性而非限制性的方式给出的详细描述后，本专利技术将会变得完全地显而易见，其中-图1概略地示出了用于实现二维编码的解码的已知方法；-图2详细地示出了单次迭代；-图3示出了根据本专利技术的解码器的实施例；并且-图4示出了在二本文档来自技高网...

【技术保护点】
一种用于实现包括数据比特帧的数据结构的迭代ｎ维解码的解码器，所述解码器包括：校正子计算器（ＳＹＮＤ＿ＣＯＭＰ），用于在单个步骤中在所有的ｎ个维中计算校正子；校正子处理器（ＳＹＮＤ＿ＰＲＯＣ），用于在１、２、…ｎ维中处理所述校正子，所述校正子处理器包括用于存储所述校正子的存储装置（ＳＹＮＤ＿ＲＡＭ）；以及数据处理器（ＳＹＮＤ＿ＰＯＲＣ），用于存储被接收的数据（ＤＡＴＡ＿ＲＡＭ＿Ａ，ＤＡＴＡ＿ＲＡＭ＿Ｂ）、根据来自所述校正子处理器的信息（１１）纠正数据并输出被纠正的数据（ＤＡＴＡ＿ＯＵＴ）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：S古奇，S里纳尔迪，G马凯达，
申请(专利权)人：阿尔卡特公司，
类型：发明
国别省市：FR[法国]