译码器电路和译码方法技术

本发明专利技术提供了译码器电路和译码方法。译码器电路包括第一延时装置，用于延时从字典读出的单位数据；用于选择数据的选择装置；和第二延时装置，用于延时由选择装置选择的数据，其中来自第二延时装置的延时的数据被再次写入到字典，选择装置被提供以来自第一延时装置的延时的数据和来自第二延时装置的延时的数据，如果字典的写地址和读地址落入相应于第一和第二延时装置的延时量的预定的距离的范围内，则选择装置选择来自第二延时装置的延时的数据，以及在其它情形下，选择装置选择来自第一延时装置的延时的数据。

【技术实现步骤摘要】

本专利技术涉及一种用于译码通过使用例如LZ 77方法(Lemel-Ziv77方法)压缩的数据的译码器电路，具体地，涉及可以使得译码处理变得更快的。
技术介绍
LZ 77方法是一种字典型数据压缩算法。LZ 77方法被使用于在各种数据记录设备内提供的数据压缩和译码电路，诸如在AIT格式磁带驱动、S-AIT格式磁带驱动、或LTO格式磁带驱动内的ALDC(自适应无损数据压缩)编码器和ALDC译码器。下面将描述LZ 77方法的数据压缩原理。也就是，在过去已输入的预定的尺寸的字符串(数据串)的最后的字符串被记录在字典(历史缓存器)中，从字典中检索新输入的字符串(也就是，要被压缩的字符串)的匹配字符串，以及用匹配字符串的地址信息替代新输入的字符串。这个字典不是静止型字典，而是被更新，以便通过把该字符串刚好放置在按照数据压缩的进程要被压缩的字符串之前而去除老的字符串。因此，这个字典被称为“滑动字典”。附图的图1是显示数据通过上述的LZ 77方法被压缩的方式的例子的示意图。虽然传统上通常的字典的尺寸是512字节、1024字节、或2048字节，但为了简化说明起见，本滑动型字典是16字节。如图1所示，过去已输入的字符串的最后的16个字符的字符串“ABCCBA...BCC”(每个字符A，B，C是一个字节)作为字典被登记。16字节以前所输入的字符“A”被指定为地址0，15字节以前所输入的字符“B”被指定为地址1，以及1字节以前所输入的字符“C”被指定为地址15。当新输入的字符串例如是“ABCA”时，地址9到12的字符串通过检索处理与“ABCA”相匹配。因此，在这种情形下，地址12作为匹配地址(被规定为匹配字符串的末尾地址的地址)被输出。然后，在末尾，通过把字符串“ABCA”变换成码字(复制指针，匹配计数＝4，和匹配地址＝9)，表示匹配地址长度4和引导地址9，4字节的字符串“ABCA”被压缩为2字节。当这样压缩的数据被译码，以相反的方式参考这个字典时，码字(复制指针，匹配计数＝4，和匹配地址＝9)被变换成字符串“ABCA”。在这种情形下，正如与当数据被压缩时字典被更新的处理过程相反的处理过程，在压缩时使用的字典可以按照译码处理的进程通过重写字符到字典而被复原。图2到6分别是显示与图1所示的字典有关地，从时间消逝的观点，译码压缩数据的方式。首先，如图2所示，字典地址9(由码字表示的匹配地址＝9)被指定为读地址radr，以及字典地址2被指定为写地址wadr。然后，如图3所示，从地址9读出字符“A”，以及这个字符“A”被再次写入到地址2，此后，地址10和3分别被指定为读地址radr和写地址wadr。随后，如图4所示，从地址10读出字符“B”，以及这个字符“B”被再次写入到地址“3”，此后，地址11和4分别被指定为读地址radr和写地址wadr。随后，如图5所示，从地址11读出字符“C”，以及这个字符“C”被再次写入到地址4，此后，地址12和5分别被指定为读地址radr和写地址wadr。随后，如图6所示，从地址12读出字符“A”，以及这个字符“A”被再次写入到地址5，此后，地址13和6分别被指定为读地址radr和写地址wadr。如上所述，根据码字(复制指针，匹配计数＝4，和匹配地址＝9)，数据从字典逐个字符(单位数据)地被读出，因此读出的字符被再次写入到字典的其它的地址，此后，下一个字符被读出，由此字符串“ABCA”被译码。按照相关技术，在用于译码通过使用这个LZ 77方法被压缩的数据的译码器电路中，读出的单位数据在工作时钟的一个周期内被再次写入到字典中。再次公布的专利申请，国际公布号WO2003/032296(pp.12和13，图3和4)
技术实现思路
然而，这个现有技术译码器电路由于以下的原因不适合于使得译码处理过程更快速。也就是，当该译码器电路在使用例如0.11μmCMOS(互补金属氧化物半导体)的ASIC(专用集成电路)上被设计以及字典被存储在SRAM(静态随机存取存储器)时，如果字典的尺寸很大，诸如512字节、1024字节或2048字节，则从SRAM读出数据和把数据再次写入到SRAM花费约3纳秒。SRAM的这种运行与例如可以在约0.3纳秒运行的触发器电路相比较，其速度是低的。而且，由于无法避免为了共用LSI(大规模集成电路)，存储大尺寸字典的SRAM的面积的增加，很难把SRAM放置在控制器附近。结果，它与控制器之间的互连的长度无法避免地被延长，这导致SRAM的运行速度降低。由于SRAM如上所述以低速度运行，如果从字典读出的数据在一个时钟周期内被再次写入到字典，则必须延长时钟周期，因此，现有技术译码电路不适合于提高它的速度。从上述观点看来，本专利技术打算提供一种可以在译码器电路中更快速地实现译码处理过程的译码电路，其中数据从被存储在存储器的字典以每个预定的单位数据被读出，以及这样读出的单位数据被再次写入到字典的另一个地址，此后数据可以通过读出下一个单位数据而被译码。另外，本专利技术打算提供一种可以实现更快速的译码处理过程的译码方法。按照本专利技术的一个方面，提供了译码器电路，其中预定的单位数据从被存储在存储器的字典中被读出，读出的单位数据被再次写入到字典的不同的地址，以及下一个单位数据从字典被读出，由此译码数据。译码器电路包括第一延时装置，用于延时从字典读出的单位数据；用于选择数据的选择装置；和第二延时装置，用于延时由选择装置选择的数据，其中来自第二延时装置的延时的数据被再次写入到字典，选择装置被提供以来自第一延时装置的延时的数据和来自第二延时装置的延时的数据，如果字典的写地址和读地址落入相应于第一和第二延时装置的延时量的距离的范围内，则选择装置选择来自第二延时装置的延时的数据，以及在其它情形下，选择装置选择来自第一延时装置的延时的数据。在这个译码器电路中，从字典读出的单位数据被第一延时装置延时，并且被提供到选择装置。另外，由这个选择装置选择的数据被第二延时装置延时，并且被再次写入到字典中。另外，被第二延时装置延时的这个数据被提供到选择装置。由于从字典读出的数据被再次写入到字典的时序被延时第一和第二延时装置的延时量，如果在字典的写地址附近的地址被指定为读地址，则在单位数据从读地址被读出后读出数据被再次写入到读地址之前有可能读地址的数据将被重写(以前读出的数据将被再次写入到读地址)。然后，当数据如上所述地被重写时，除非不是从读地址读出的数据而是要被重写的新数据被再次写入到读地址，则不可能准确地复原字典。因此，如果字典的写地址和读地址落入相应于第一和第二延时装置的延时量的距离内(如果在写地址附近的地址被指定为读地址以及有可能读地址的数据将被重写)，则选择装置选择来自第二延时装置的延时的数据。结果，从字典读出的数据用来自第二延时装置的延时的数据被替换，以及被再次写入到字典。来自第二延时装置的延时的数据是以前从字典读出的数据，也就是，被再次写入到读地址的数据(即，要被写入的新数据)。结果，要被写入的新数据被再次写入到读地址，因此字典可被准确地复原。另一方面，在其它情形下，选择装置选择来自第一延时装置的延时的数据。结果，从字典读出的数据只被第一和第二延时装置延时，并被再次写入到字典。如上所述，按照这个译码器电路，即使在从字典读出的数据被延时本文档来自技高网...

【技术保护点】
一种译码器电路，其中预定的单位数据从被存储在存储器的字典中被读出，所述读出的单位数据被再次写入到所述字典的不同的地址，并且所述下一个单位数据从所述字典中被读出，由此译码数据，所述译码器电路包括：　　　　第一延时装置，用于延时从所述字典读出的所述单位数据；　　　　选择装置，用于选择数据；和　　　　第二延时装置，用于延时由所述选择装置选择的数据，其中来自所述第二延时装置的延时的数据被再次写入到所述字典，所述选择装置被提供以来自所述第一延时装置的延时的数据和来自所述第二延时装置的延时的数据，如果所述字典的写地址和读地址落入到相应于所述第一和第二延时装置的延时量的距离的范围内，则所述选择装置选择来自所述第二延时装置的延时的数据，以及在其它情形下，所述选择装置选择来自所述第一延时装置的延时的数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：广濑寿幸，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]