时间数字转换电路及方法技术

本发明专利技术公开了一种时间数字转换电路，包括Ｎ（Ｎ＞１）个锁存器、至少一条电阻电容串链、第一触发信号和第二触发信号。本发明专利技术还提供一种时间数字转换方法，包括：调节时间数字转换电路的电阻和或电容值，使Ｎ个时间间隔的数字信号相隔均匀；对Ｎ个时间间隔数字信号进行处理，得到第一触发信号与第二触发信号的时差信号，该时差信号为二进制的数字信号。因为本发明专利技术采用电阻电容串结构，可以实现更高精度的时间数字转换；没有频繁的电路翻转，功耗低；在工艺进步的情况下，可以将电路简单的转换到下一代，节约设计时间和成本；有源器件少，噪声低。

【技术实现步骤摘要】

本专利技术涉及一种时间数字转换电路。本专利技术还涉及一种利用该电路的 时间数字转换方法。
技术介绍
无线通讯产业的蓬勃发展，不断对射频电路提出更高的要求。锁相 环频率合成器是射频电路中的关键模块。随着集成电路工艺的特征尺寸越 来越小，用全数字实现的锁相环体现出越来越明显的优势。全数字锁相环 的结构如图1所示，主通道包括时间数字转换器、数字环路滤波器、数字 控制的振荡器，反馈信号经过分频器返回到主通道的输入信号，锁相环系 统中多采用数字信号，其精度高，避免了传统锁相环因非理想特性因素引 入的噪声。但是全数字锁相环是最近才被提出，有许多模块需要在原形的基础 上进行改进。其中时间数字转换电路是全数字锁相环频率合成器中的重要 模块，该模块的精度越高，系统的性能越好，锁相环的杂散越低。现有技术常用有反相器串的时间数字转换电路，如图2所示，触发信号经过反相器串的结构输入锁存器，这样的结构缺点是精度有限，和特定的工艺条件 相关。为了达到更高的精度，目前也有采用游标卡尺结构的时间数字转换结构，如图3所示，采用延迟缓存器串的结构，但是这样的结构复杂，功 耗大，而且会有可能出现转换不单调的情形。
技术实现思路
本专利技术所要解决的技术问题是提供一种时间数字转换电路，它具有 转换精度高、噪声低、便于调节和输出均匀等优点。为此，本专利技术还要提 供一种时间数字转换方法。为了解决以上技术问题，本专利技术提供了一种时间数字转换电路，包 括N (N〉1)个锁存器、至少一条电阻电容串链、第一触发信号和第二触 发信号；电阻电容串链又包括N个电阻电容串，其电容端接地，电阻端依 次接入前一个电阻电容串的电阻和电容之间；N个锁存器的输入端分别连 接N个电阻电容串的电阻和电容之间，输出端输出N个时间间隔数字信号；第一触发信号连接电阻电容串链的第一个电阻电容串的电阻端;第二触发 信号分别连接N个锁存器的时钟端。同时本专利技术还提供一种基于上述电路的时间数字转换方法，包括以 下步骤(1) 调节所述的时间数字转换电路的电阻和或电容值，使所述的N 个时间间隔的数字信号相隔均匀；(2) 对所述的N个时间间隔数字信号进行处理，得到所述第一触发信号与所述第二触发信号的时差信号，所述的时差信号为二进制的数字信 号。因为本专利技术采用电阻电容串结构具有以下优点可以实现更高精度的时间数字转换，时间精度可以达到小于10ps;没有频繁的电路翻转，功耗低；在工艺进步的情况下，可以将电路简单的转换到下一代，节约设 计时间和成本；有源器件少，噪声低。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细说明。图1是全数字锁相环频率合成器的结构框图2是采用反相器串实现的时间数字转换电路图3是采用游标卡尺结构的时间数字转换电路图4是本专利技术的单端结构的时间数字转换电路图5是本专利技术的差分结构的时间数字转换电路图6是本专利技术的时间数字转换电路的后处理电路图。具体实施例方式如图4所示是本专利技术的单端结构的时间数字转换电路图，本实施例的 电路包括N (N〉1)个锁存器和一条电阻电容串链。其中电容电阻串链是 由N个电阻电容串连接而成，每个电阻电容串的电阻端依次接入前一个电 阻电容串的电阻和电容之间，电容端则与地相连。本实施例的电路具有两个输入信号:第一触发信号CLK一REF和第二处 发信号CLK—DIV。第一触发信号CLK一REF通过电阻电容串链的N个串联的 电阻向前传递，第二触发信号CLK—DIV分别连接N个锁存器的时钟端。本实施例的电路中N个锁存器的输入端分别连接电阻电容串链中N 个电阻电容串的电阻和电容之间，由于电阻电容的组合对信号有延迟作 用，串联电阻之间的节点的电压会按次序随第一输入信号的变化而相应的 变化。时间数字转换电路的输入有两个信号，第一触发信号CLK—REF和第二 处发信号CLK一DIV。第一触发信号通过N个串联电阻向前传递，在两个相邻的串联电阻之间连接有一个到电源地的电容。由于电阻电容的组合对信 号有延迟作用，串联电阻之间的节点的电压会按次序随第一输入信号的变 化而相应的变化。每两个电阻之间的节点同时分别连接到一个锁存器的输入端，这些锁存器的锁存时钟CLK节点连接到第二触发信号CLK—DIV。当 第二触发信号CLK_DIV的触发沿到来时，所有锁存器将记录电阻串中各个 节点的状态。电阻串中各节点的状态和两个触发信号触发沿之间的时间差 有关系。通过对锁存器得到的信号的分析可以得到数字化的两个触发沿之 间的时间间隔。通过调节电阻和电容值的大小可以调节时间数字转换的精度。一方面 可以先将所有电阻R (n)的值调成相等的值，然后根据各个锁存器输出 的时间间隔信号P (n)调节电容C (n)的值，使得时间间隔信号P (n) 的值均匀，即时间间隔相等。另一方面也可以先将所有电容C (n)值调 成相等的值，然后根据各个锁存器输出的时间间隔信号P (n)调节电容R (n)的值，使得时间间隔信号P (n)的值均匀，即时间间隔相等。同时 调节电阻R (n)的值和电容C (n)的值时，也可以产生均匀的时间间隔 信号P (n)。时间间隔信号P (n)通常为温度计码信号，采用如图6所示的电路 可以对时间间隔信号P (n)进一步处理，首先经过一步消除火花的处理， 消除时间间隔信号P (n)中的火花，然后进行编码转换，将时间间隔信 号P (n)由温度计码信号转换为二进制的数字信号输出，输出的时差信 号即为所需的时间数字转换信号。如图5所示是本专利技术的差分结构的时间数字转换电路图，这种结构是较单端结构更佳的实施例。在原有单端结构的时间数字转换电路(如图4) 中增加一条电阻电容串链，第一触发信号CLK—REF采用差分信号 CLK—REF_N和CLK—REF一P，分别输入两条电阻电容串链中，同时N个锁存 器的输入信号也变为差分信号,锁存器的输入端分别连接两条电阻电容串 链的对应电阻电容串。对差分结构的时间数字转换电路调节的方法同单端结构的调节方法， 通过改变电阻和电容的值使输出的时间间隔信号P (n)更为均匀，精度 更高，后续采用图6所示的后处理电路最终得到二进制码更为精准的时差 信号，即时间数字转换信号权利要求1.一种时间数字转换电路，其特征在于，包括N(N>1)个锁存器、至少一条电阻电容串链、第一触发信号和第二触发信号；所述的电阻电容串链又包括N个电阻电容串，所述电阻电容串的电容端接地，所述电阻电容串的电阻端依次接入前一个电阻电容串的电阻和电容之间；所述的N个锁存器的输入端分别连接所述N个电阻电容串的电阻和电容之间，所述的N个锁存器的输出端输出N个时间间隔数字信号；所述的第一触发信号连接所述电阻电容串链的第一个电阻电容串的电阻端；所述的第二触发信号分别连接所述的N个锁存器的时钟端。2、 如权利要求l所述的时间数字转换电路，其特征在于，包括两条 电阻电容串链，所述的第一触发信号为差分信号并分别连接两条电阻电容 串链的第一个电阻电容串的电阻端，所述的N个锁存器的输入端分别差分 连接两条电容串链的N个电阻电容串的电阻和电容之间。3、 如权利要求1或2所述的时间数字转换电路，其特征在于，所述 的N个时间间隔数字信号为温度计码信号。4、 一种时间数字转换方法，其特征在于，包括如下步骤(1) 调节所述的时间数字转换电路的电阻本文档来自技高网...

【技术保护点】
一种时间数字转换电路，其特征在于，包括Ｎ（Ｎ＞１）个锁存器、至少一条电阻电容串链、第一触发信号和第二触发信号；　所述的电阻电容串链又包括Ｎ个电阻电容串，所述电阻电容串的电容端接地，所述电阻电容串的电阻端依次接入前一个电阻电容串的电阻和电容之间；　所述的Ｎ个锁存器的输入端分别连接所述Ｎ个电阻电容串的电阻和电容之间，所述的Ｎ个锁存器的输出端输出Ｎ个时间间隔数字信号；　所述的第一触发信号连接所述电阻电容串链的第一个电阻电容串的电阻端；　所述的第二触发信号分别连接所述的Ｎ个锁存器的时钟端。

【技术特征摘要】

【专利技术属性】
技术研发人员：冒小建，魏述然，
申请(专利权)人：锐迪科科技有限公司，
类型：发明
国别省市：HK[中国|香港]