连续探测运动物体的距离跟踪方法技术

本发明专利技术公开了一种连续探测运动物体的距离跟踪方法。它是仅用一个锁定环路以及用一对序列进行一项相关运算的结果来作为控制压控时钟的误差函数，这对相关序列为回码Ａ′与码Ｂ，码Ｂ和本地码Ａ及其时钟序列关系为：当码Ａ及其时钟序列的逻辑电平相同或相反时，码Ｂ分别为零或一，本发明专利技术的距离跟踪方法简单，不存在延时锁定回路法的增益不平衡与相位特性不同的问题，同时也比交替相关法信噪比更高。（*该技术在2008年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请与和本申请同日登记的，申请号为196721，名称为“对存储在页面存储器中的数据进行存取的设备及其方法”，申请人为P.M.Blanol和M.E.Dean的尚待批准的美国专利申请有关。一般地说，本专利技术介绍的是数字信号处理电路，更准确地说，本专利技术介绍的是双向接收器/驱动器缓冲器电路，该电路包括一锁存器和用于产生并校验作为锁存器内数据的函数的奇偶性的电路装置。首先参看附图说明图1，电路10表示的是对在数字信号总线之间，例如第一和第二数字信号总线12、14之间的数字信号进行双向缓冲。为描述起见，总线12、14将假定为8位数据总线。电路10包括8个通常并联连接的，以B0～B7标明的双向位缓冲器电路。这些位缓冲器电路B0～B7的结构完全相同，因此在此仅详细描述和图示出电路B0。位缓冲器电路B0通常包括两个并联的位缓冲器通道，第一通道由串接的接收器16、锁存器18和驱动器20组成。在第二个位缓冲器通道里，接收器22、锁存器24和驱动器26也是串接的，其相应元件的排列次序与第一通道相反。接收器16、22由通常的逻辑位接收器组成。驱动器20、26由通常的逻辑位驱动器组成，分别含有控制端28、30，用于有选择地将其输出端置于有效状态或或高阻状态。锁存器18、24由通常的“透明”锁存器组成，分别有控制端32、34，用于有选择地将该锁存器置于锁定或传送(即透明)状态。这里设置了奇偶校验发生器36，该奇偶校验发生器的输入端连到B0-B7中每一电路的接收器16的输入端。奇偶校验发生器由通常的逻辑异-或门的奇偶“树形”组成。为描述起见，一存储器38，例如一动态随机存取存储器(RAM)在图中被连到数据总线14。工作时，电路10通常对总线12和14之间的数据进行双向缓冲。在一个实例里，总线12、14作为某一计算机系统(未表示出来)的局部数据总线，其中总线12接微处理器而总线14接存储器38。根据其缓冲功能，当数据要从总线12传送到总线14时，向控制端30施加一适当的信号以便将驱动器26置于高阻状态。接收器16检测以高逻辑位或低逻辑位取0这种形式的数据并将其转换成另一逻辑电平(即1或0)。接收器16就这样以标准的方式将较宽的输入信号电平转换为较窄的输出信号电平。控制端32施加一信号以便锁定锁存器18或使位0通过锁存器18。然后由驱动器20检测锁存器18的输出数据，该驱动器由端口28来控制以使其处于有效状态以便驱动总线14。数据基本上以相同的方式，通过包含接收器22、锁存器24和驱动器26的通道，从总线14传送到总线12。奇偶校验发生器36能响应总线12的数据，产生奇偶校验位。当需产生奇偶校验时，总线12的数据被暂时“冻结”，其长短足以让奇偶校验发生器36对上述数据进行操作并产生奇偶校验位。奇偶校验发生器还能响应总线14的数据产生奇偶校验位，此时数据或锁存在锁存器24中或通过锁存器24。当在上述的计算机环境中使用时，每当需要产生奇偶校验位，电路10就中断总线12的数据传送，这是该电路的明显的不足之处。更准确地说，当响应总线12的数据产生奇偶校验位时，总线12的数据必须被暂时“冻结”，其长短足以让奇偶校验发生器36起作用。同样地，当需响应总线14的数据产生奇偶校验位时，总线14的数据必须被“冻结”或锁存在锁存器24中。在这两种情况下，数据出现在驱动器26的输出端，因此必须中断总线12的数据传送。本专利技术的主要目的是提供能够对在两数据总线之间传送的数字数据进行缓冲和奇偶校验的设备，上述设备允许在不中断任一数据总线的条件下响应数据而产生奇偶校验。本专利技术的另一个目的是提供包括这样一种新的和改进了的锁存器和驱动器电路的设备，该设备提高了工作速度。本专利技术的再一个目的是提供一全透明锁存器电路，该电路锁存数据时在输入和输出设备之间不产生显著的延迟。本专利技术还有一个目的是提供一包括相位分相器电路的驱动器，该相位分相器提高了驱动器的工作速度但不显著增大功率消耗。根据本专利技术提供出对在第一和第二数据总线之间传送的数字数据进行缓冲和奇偶校验的设备。这种设备包括许多双向位缓冲器电路，每一双向位缓冲器电路包括第一数据通道，该通道由输入端连接到上述第一数据总线的接收器、输入端连接到上述接收器输出端的锁存器和输入端连接到上述锁存器输出端而输出端连接到上述第二数据总线的驱动器组成;第二数据通道，该通道由输入端连接到上述第二数据总线的接收器、输入端连接到上述接收器输出端的锁存器和输入端连接到上述锁存器输出端而输出端连接到上述第一数据总线的驱动器组成;用于控制驱动器以便有选择地将驱动器的输出端置于有效驱动或高阻状态的装置;和用于控制数据锁存器以便有选择地锁存或传送数据的装置。还提供了奇偶校验发生装置，该装置连接在每一双向位缓冲器电路第一数据通道的锁存器的输出端，用于响应在上述第一数据通道中的锁存器输出端的数据产生奇偶校验信号。在本专利技术的一最佳实施方案里，上述设备用新的和改进了的“透明”锁存器和驱动器电路来实现。这里提供了一“透明”锁存器电路，它响应逻辑控制信号以便对电路节点处的数据信号进行保持。该“透明”锁存器电路包括连接到电路节点以便将数据信号施加到该电路节点的装置;连接到电路节点以便检测数据信号的装置;以与数据施加装置和检测装置成T型连接的方式连接到电路节点以便有选择地保持数据信号的锁存器装置;以及一起动装置，它与锁存器装置相连接，不论数据传送装置是何种状态均能起动该锁存器装置来传送数据信号或将该信号保持在电路节点处。这里还提供了能响应施加在输入端的逻辑输入信号的驱动器电路用于起动第一或第二驱动装置，第一驱动装置可被起动以便在输出端提供一逻辑高信号电平，第二驱动装置可被起动以便在输出端提供一逻辑低信号电平。该驱动器电路包括一相位分相器电路，该相位分相器电路包括根据施加在其控制端的信号提供从第一端至第二端的电流的第一晶体管，其控制端连接到输入端而第二端连接到基准电位;将电源电压施加到第一晶体管第一端的装置;连到第一晶体管第一端的第一驱动装置;第二端连接到输入端的第二晶体管;将上述电源电压施加到第二晶体管控制端的装置;连到第二晶体管的第一端的第二驱动装置。参考下述的说明和附图将会明了本专利技术的多种目的、特征和优点，其中图1是按上述的现有技术构成的缓冲器和奇偶校验产生电路的方框图;图2是本专利技术的缓冲器和奇偶校验产生电路的方框图;图3A是图2中的用双极晶体管逻辑实现的接收器和锁存器电路的原理图;图3B是图2中的用双极晶体管逻辑实现的驱动器电路的原理图;图4是按现有技术水平构成的“透明”锁存器电路的方框图;图5是表明本专利技术的“透明”锁存器电路的逻辑连接的简化方框图。参看图2，按本专利技术构成的电路50包括连接在一对数据总线52、54之间的8个双向位缓冲器电路C0～C7以及奇偶校验产生和奇偶校验电路56。常规上，电路C0～C7的结构相同，每个电路对数据总线52、54之间的单个位线(未标出来)进行双向缓冲。为描述起见，只画出和详细讨论电路C0。电路C0包括两条并联的数据通道，第一通道由在总线52、54之间依次串接的接收器57、锁存器58和驱动器60组成。电路C0的第二数据通道由在总线52、54之间依次串接的接收器62、锁存器64和驱动器66组成。驱动器60、66分别有一控制端6本文档来自技高网...

【技术保护点】
一种连续探测运动物体的距离跟踪方法，其特征在于仅用一个锁定环路以及用一对序列进行一项相关运算的结果来作为控制压控时钟的误差函数，这对相关序列为回码Ａ′与码Ｂ，回码Ａ′为最大线性反馈寄存器序列，又称ｍ序列，码Ｂ为码Ｂ产生器输出的复合伪随机码序列，它和本地码Ａ（和Ａ′码位移不同的同一个ｍ序列）及其时钟序列关系为：当码Ａ及其时钟序列的逻辑电平相同或相反时，码Ｂ分别为零或一。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈恩平，吕维雪，
申请(专利权)人：浙江大学，
类型：发明
国别省市：33[中国|浙江]