一种差分电压控制电路制造技术

本发明专利技术涉及电子电路技术领域，公开了一种差分电压控制电路，包括差分信号高电平检测电路、差分信号低电平检测电路、差分电压电流转换电路以及差分输出电压调整电路；差分信号高电平检测电路和差分信号低电平检测电路均分别与差分信号D+和D

A differential voltage control circuit

【技术实现步骤摘要】
一种差分电压控制电路


[0001]本专利技术属于电子电路
，具体涉及一种差分电压控制电路。

技术介绍

[0002]LVDS（Low
‑
Voltage Differential Signaling，低电压差分信号）线驱动器在通信网络中广泛用于笔记本电脑、成像、测量、医疗和汽车等领域。它使用小摆幅差分信号进行快速数据传输，因此功率显著降低，并且具有出色的抗噪性。过去数年，低电压差分信号线驱动器随着不同应用的需求不断发展，衍生出满足各类特定要求的不同分支，例如LVDS 和M
‑
LVDS等。
[0003]传统LVDS驱动器输出差分信号的原理如图1所示。该传输系统由驱动器、特性阻抗为Z0的差分电缆、终端电阻RT和接收器组成。驱动器的输出电流源IOUT（通常为3.5mA）驱动差分电缆，由于接收器的直流输入阻抗很高，驱动器输出电流IOUT大部分直接流过终端电阻RT（通常为100Ω），从而在接收器输入端产生的信号幅度大约为350mV。通过驱动器输出端的开关，改变流过终端电阻RT的电流方向，从而产生“1”或“0”的逻辑状态。差分线缆特性阻抗Z0要与LVDS接收器的差分输入端终端电阻RT相匹配，所以Z0通常也是100Ω。
[0004]传统LVDS驱动器存在的问题是：由于驱动器的输出电流源IOUT等于3.5mA，为产生一定的差分输出电压（例如350mV），接收器的差分输入端必须接固定阻值为100Ω的终端电阻RT。芯片在使用时终端电阻RT不能根据PCB走线阻抗等外部条件做出相应的改变，否则输出差分电压将不满足LVDS指标；尤其在高速的情况下，为了达到阻抗匹配要求、减小抖动、提高信号质量，这种阻抗匹配要求显得尤为重要。

技术实现思路

[0005]本专利技术的目的是提供一种差分电压控制电路，用于解决现有技术的芯片在使用时终端电阻RT不能根据PCB走线阻抗等外部条件做出相应的改变，导致输出差分电压将不满足LVDS指标的技术问题。
[0006]为了实现上述目的，本专利技术采用以下技术方案：本专利技术提供一种差分电压控制电路，包括差分信号高电平检测电路、差分信号低电平检测电路、差分电压电流转换电路以及差分输出电压调整电路；所述差分信号高电平检测电路的两个输入端分别接入差分信号D+和D
‑
，用于检测差分信号D+和D
‑
的高电平电压，并将检测到的高电平电压值以信号VDETH形式传输至所述差分电压电流转换电路；所述差分信号低电平检测电路的两个输入端分别接入所述差分信号D+和D
‑
，用于检测差分信号D+和D
‑
的低电平电压，并将检测到的低电平电压值以所述信号VDETL形式传输至所述差分电压电流转换电路；所述差分电压电流转换电路的两个输入端分别与所述差分信号高电平检测电路的输出端和所述差分信号低电平检测电路的输出端连接，用于检测所述信号VDETH和所述
信号VDETL之间的电压差值，并将电压差值转化为电流信号IDET传输至所述差分输出电压调整电路；所述差分输出电压调整电路的两个输入端分别与所述差分电压电流转换电路的输出端以及基准电压VREF连接，用于对所述电流信号IDET进行分析处理，并对输出电流IOUI和输出差分电压进行调整。
[0007]在一种可能的设计中，所述差分信号高电平检测电路包括第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第一偏置电流源I1；所述第一NMOS管MN1、所述第二NMOS管MN2以及所述第三NMOS管MN3的漏极均接电源线VDD，所述第一NMOS管MN1的栅极接差分信号D+，所述第一NMOS管MN1的源极与和衬底连接后分别与所述第二NMOS管MN2的源极和衬底、所述第一电阻R1的一端和所述第二电阻R2的一端连接，所述第二NMOS管MN2的栅极接差分信号D
‑
，所述第三NMOS管MN3的栅极与所述信号VDETH连接，所述第三NMOS管MN3的源极与衬底连接后分别与所述第三PMOS管MP3的栅极以及所述第三电阻R3的一端连接，所述第一电阻R1的另一端、所述第一电容C1的一端以及所述第三电阻R3的另一端均接地，所述第二电阻R2的另一端分别与所述第一电容C1的另一端和所述第四PMOS管MP4的栅极连接；所述第一PMOS管MP1的源极和衬底连接后接电源线VDD，所述第一PMOS管MP1的栅极分别与漏极和第四NMOS管MN4的漏极连接，所述第一PMOS管MP1的漏极与所述第二PMOS管MP2的栅极连接，所述第二PMOS管MP2的源极和衬底接电源线VDD，所述第二PMOS管MP2的漏极分别与信号VDETH、第二电容C2的一端以及所述第七NMOS管MN7的漏极连接，所述第七NMOS管MN7的栅极分别与所述第六NMOS管MN6的栅极和漏极连接，所述第六NMOS管MN6的漏极与所述第四PMOS管MP4的漏极连接，所述第四PMOS管MP4的源极和衬底连接后与所述第一偏置电流源I1的第一端以及所述第三PMOS管MP3的源极和衬底连接，所述第三PMOS管MP3的漏极与所述第五NMOS管MN5的漏极和栅极连接，所述第五NMOS管MN5的栅极与所述第四NMOS管MN4的栅极连接，所述第四NMOS管MN4的源极和衬底、所述第五NMOS管MN5的源极和衬底、所述第六NMOS管MN6的源极和衬底、所述第七NMOS管MN7的源极和衬底以及所述第二电容的另一端均接地端GND。
[0008]在一种可能的设计中，所述差分信号低电平检测电路包括第四电阻R4、第五电阻R5、第六电阻R6、第三电容C3、第四电容C4、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11和第二偏置电流源I2；所述第五PMOS管MP5的漏极接地线，栅极接差分信号D+，源极和衬底连接后分别与所述第六PMOS管MP6的源极和衬底、所述第四电阻R4的一端以及所述第五电阻R5的一端连接，所述第六PMOS管MP6的漏极接地线，栅极接差分信号D
‑
，所述第四电阻R4的另一端接电源线VDD，所述第五电阻R5的另一端分别与所述第三电容C3的一端和所述第九NMOS管MN9的栅极连接，所述第三电容C3的另一端接地线，所述第七PMOS管MP7的漏极接地线，栅极接所述信号VDETL，源极和衬底接一起后分别与所述第六电阻R6的一端和所述第八NMOS管MN8的栅极连接，所述第六电阻R6的另一端接电源线VDD，所述第八NMOS管MN8的漏极分别与所述
第八PMOS管MP8的栅极以及所述第九PMOS管MP9的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种差分电压控制电路，其特征在于，包括差分信号高电平检测电路、差分信号低电平检测电路、差分电压电流转换电路以及差分输出电压调整电路；所述差分信号高电平检测电路的两个输入端分别接入差分信号D+和D
‑
，用于检测差分信号D+和D
‑
的高电平电压，并将检测到的高电平电压值以信号VDETH形式传输至所述差分电压电流转换电路；所述差分信号低电平检测电路的两个输入端分别接入所述差分信号D+和D
‑
，用于检测差分信号D+和D
‑
的低电平电压，并将检测到的低电平电压值以信号VDETL形式传输至所述差分电压电流转换电路；所述差分电压电流转换电路的两个输入端分别与所述差分信号高电平检测电路的输出端和所述差分信号低电平检测电路的输出端连接，用于检测所述信号VDETH和所述信号VDETL之间的电压差值，并将电压差值转化为电流信号IDET传输至所述差分输出电压调整电路；所述差分输出电压调整电路的两个输入端分别与所述差分电压电流转换电路的输出端以及基准电压VREF连接，用于对所述电流信号IDET进行分析处理，并对输出电流IOUI和输出差分电压进行调整。2.根据权利要求1所述的差分电压控制电路，其特征在于，所述差分信号高电平检测电路包括第一电阻R1、第二电阻R2、第三电阻R3、第一电容C1、第二电容C2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第一偏置电流源I1；所述第一NMOS管MN1、所述第二NMOS管MN2以及所述第三NMOS管MN3的漏极均接电源线VDD，所述第一NMOS管MN1的栅极接差分信号D+，所述第一NMOS管MN1的源极与和衬底连接后分别与所述第二NMOS管MN2的源极和衬底、所述第一电阻R1的一端和所述第二电阻R2的一端连接，所述第二NMOS管MN2的栅极接差分信号D
‑
，所述第三NMOS管MN3的栅极接入所述信号VDETH，所述第三NMOS管MN3的源极与衬底连接后分别与所述第三PMOS管MP3的栅极以及所述第三电阻R3的一端连接，所述第一电阻R1的另一端、所述第一电容C1的一端以及所述第三电阻R3的另一端均接地，所述第二电阻R2的另一端分别与所述第一电容C1的另一端和所述第四PMOS管MP4的栅极连接；所述第一PMOS管MP1的源极和衬底连接后接电源线VDD，所述第一PMOS管MP1的栅极分别与漏极和第四NMOS管MN4的漏极连接，所述第一PMOS管MP1的漏极与所述第二PMOS管MP2的栅极连接，所述第二PMOS管MP2的源极和衬底接电源线VDD，所述第二PMOS管MP2的漏极分别与信号VDETH、第二电容C2的一端以及所述第七NMOS管MN7的漏极连接，所述第七NMOS管MN7的栅极分别与所述第六NMOS管MN6的栅极和漏极连接，所述第六NMOS管MN6的漏极与所述第四PMOS管MP4的漏极连接，所述第四PMOS管MP4的源极和衬底连接后与所述第一偏置电流源I1的第一端以及所述第三PMOS管MP3的源极和衬底连接，所述第三PMOS管MP3的漏极与所述第五NMOS管MN5的漏极和栅极连接，所述第五NMOS管MN5的栅极与所述第四NMOS管MN4的栅极连接，所述第四NMOS管MN4的源极和衬底、所述第五NMOS管MN5的源极和衬底、所述第六NMOS管MN6的源极和衬底、所述第七NMOS管MN7的源极和衬底以及所述第二电容的另一端均接地端GND。
3.根据权利要求1所述的差分电压控制电路，其特征在于，所述差分信号低电平检测电路包括第四电阻R4、第五电阻R5、第六电阻R6、第三电容C3、第四电容C4、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11和第二偏置电流源I2；所述第五PMOS管MP5的漏极接地线，栅极接差分信号D+，源极和衬底连接后分别与所述第六PMOS管MP6的源极和衬底、所述第四电阻R4的一端以及所述第五电阻R5的一端连接，所述第六PMOS管MP6的漏极接地线，栅极接差分信号D
‑
，所述第四电阻R4的另一端接电源线VDD，所述第五电阻R5的另一端分别与所述第三电容C3的一端和所述第九NMOS管MN9的栅极连接，所述第三电容C3的另一端接地线，所述第七PMOS管MP7的漏极接地线，栅极接所述信号VDETL，源极和衬底接一起后分别与所述第六电阻R6的一端和所述第八NMOS管MN8的栅极连接，所述第六电阻R6的另一端接电源线VDD，所述第八NMOS管MN8...

【专利技术属性】
技术研发人员：洪锋明，
申请(专利权)人：成都芯翼科技有限公司，
类型：发明
国别省市：