高速双电源锁相回路制造技术

本发明专利技术公开一种应用于锁相回路的电路，该电路至少包含：一回路滤波器，包含一单位增益缓冲器、一ＲＣ低通滤波器连接于该单位增益缓冲器的输出端、一第一电容连接于该单位增益缓冲器的输入端与接地端之间、一第二电容连接于该单位增益缓冲器的输出端与接地端之间；一第一电荷泵与该回路滤波器的低通滤波器输出端耦接；及一第二电荷泵与该回路滤波器的单位增益缓冲器输入端耦接。经由加入该第二电容及改良电荷泵电路改善锁相回路的稳定性，并减少单位增益缓冲器对回路所造成的影响。

【技术实现步骤摘要】

本专利技术关于一种锁相回路电路，特别是指一种用于该锁相回路的一电荷泵与一回路滤波器。
技术介绍
一锁相回路(Phase Locked Loop，PLL)通常用来作为控制频率之用。请参阅图1所示，其为公知技术的一锁相回路10的系统方块图，锁相回路10包含有一相位检测器(Phase Detector)12、一电荷泵(Charge PumpCircuit)14、一回路滤波器(Loop Filter)16、一压控振荡器(VoltageControlled Oscillator)18。相位检测器12用来比较二输入信号IN1及IN2的相位，依据输入信号IN1、IN2之间一相位差，相位检测器12输出一UP(上升信号)或者一DN(下降信号)至电荷泵14，依据所接收到的UP或者DN，电荷泵14则送出一控制电流至回路滤波器16(或者从一回路滤波器16接收一控制电流)。因其电荷泵的开关元件在高速切换的情况下，控制电流将可视为交流电流，用来对回路滤波器16中的一电容进行充电或放电，此部份将于以下段落进行更详细地叙述。最后，回路滤波器16输出一控制电压VC至一压控振荡器18，而压控振荡器18则依据输入的控制电压VC产生信号IN2。请参阅图2A，图2A显示锁相回路10的相位检测器12产生UP的示意图。如上所述，相位检测器12比较二输入信号IN1及IN2，并依据输入信号IN1、IN2的相位差输出上升信号UP或下降信号DN。于图2A中，信号IN1的相位领先信号IN2的相位一相位差θ1，而相位检测器12能够检测出此一相位差并输出上升信号UP的脉冲，上升信号UP该脉冲的宽度直接与信号IN1和IN2的相位差θ1成正比，而上升信号UP最后被用来增加信号IN2的频率，以使信号IN1及IN2之间无相位差(In-Phase)。请参阅图2B，图2B显示锁相回路10的相位检测器12产生下降信号DN的示意图。于图2B中，信号IN1的相位落后信号IN2的相位一相位差θ2，而相位检测器12能够检测出此一相位差并输出下降信号DN的脉冲，下降信号DN该脉冲的宽度直接与信号IN1和IN2的相位差θ2成正比，而下降信号DN最后被用来减少信号IN2的频率，以使信号IN1及IN2之间无相位差。公知技术一，请参阅图3所示。图3中显示公知技术电荷泵20及回路滤波器22的电路图。电荷泵20包含一第一输入电流源24，连接一上升脉冲开关25(以PMOS电晶体作为开关，简称swUP)，经由一节点A连接回路滤波器22与一下降脉冲开关27(以NMOS电晶体作为开关，简称swDN)，再连接一第一输出电流源26。回路滤波器22包含一电阻R串联一电容C1，及并联一电容C2。上升脉冲开关25由UP信号控制。当swUP25从相位检测器12接收到上升信号UP的脉冲，此时swUP25为导通状态以对电容C1进行充电，于其他时间swUP25则保持关断状态；而电容C1处于充电状态下时，其回路滤波器输出一控制电压VC＝I1×(R+1/SC1)(S＝2πf)至压控振荡器18(电容C2于分析计算中可忽略不计)。当swDN27从相位检测器12接收到下降信号DN的脉冲，此时swDN27为导通状态以对电容C1进行放电，而于其他时间swDN27则保持关断状态。公知技术二，请参阅图4所示。图4中显示公知技术电荷泵30(取代图3中公知的电荷泵20)及回路滤波器22的电路图。电荷泵30包含一第一输入电流源40连接swUP44，并经由节点A连接swDN45串联第一输出电源41、电阻R串联电容C1′与电容C2，一第二输入电流源42连接swUP46，并经由节点B连接电阻R与电容C1′之间的节点E与swDN47串联第二输出电流源43。与公知技术中的电荷泵20的swUP相同，每一上升脉冲开关swUP44、swUP46均由UP信号所控制，当电荷泵30与回路滤波器22电路接收到来自于上升信号UP的脉冲时，swUP44、swUP46均导通使一电流I1自节点A流入电阻R，一电流I2＝(n-1/n)×I1自节点E流入节点B，而电荷泵30与回路滤波器22电路处于一充电模式，此时电容C1′被充电，其回路滤波器输出一控制电压VC＝I1×R+(I1-I2)×1/SC1′＝I1×R+I1/nSC1′＝I1×(R+1/SC1)由以上的公式可得知C1′＝C1/n，可有效降低如图2中所示公知技术的电容C1的大小，但此电路中swUP44及swUP46必须同时导通或关断，才能确保上述公式的正确性。而于其他时间中，上升脉冲开关均保持关断。若当此时接收到一下降脉冲信号，则下降脉冲开关swDN45、swDN47均导通，使电荷泵30与回路滤波器22电路处于一放电模式，此时电容C1′被放电。公知技术三，请参阅图5所示。图5中显示公知技术电荷泵30及回路滤波器32(取代图3、四中公知的回路滤波器22)的电路图。回路滤波器32包含有一电阻R、一单位增益缓冲器48(Unit Gain Buffer)与两电容C1′、C2。其中单位增益缓冲器48的输出端接电阻R于节点F与输入端接电容C1′于节点E之间，用来提供节点E的电压至节点F，单位增益缓冲器48具有一等于或近似于1的增益，并且可以由一源极跟随器、或者具有直接反馈的一运算放大器所形成的一电压跟随器构成。当电荷泵30与回路滤波器32电路接收到一上升信号UP的脉冲时，上升脉冲开关swUP44、swUP46均导通使一电流I1自节点A流入电阻R，一电流I2＝I1/n自节点B流入节点E及电容C1′再从接地端流出，单位增益缓冲器48不允许任何来自于第二输入电流源42的电流从节点E经由单位增益缓冲器48而流入节点F。而电荷泵30与回路滤波器32电路处于一充电模式，此时电容C1′被充电，其回路滤波器输出一控制电压VC＝I1R+I2/SC1′＝I1×(R+1/nSC1′)＝I1×(R+1/SC1)由以上公式可得知C1′＝C1/n，可有效降低电容C1的大小，并且改善公知技术二电荷泵电路中开关同时切换的困难，以及在高速开关切换的情况下则不需要第二输出入电流源此部分的电荷泵。而于其他时间中，上升脉冲开关均保持关断。当电荷泵30及回路滤波器32电路接收到一下降脉冲信号，则下降脉冲开关swDN45、swDN47均导通，使电荷泵30与回路滤波器32电路处于一放电模式，此时电容C1′被放电。然而在某些情况下单位增益缓冲器48对回路滤波器电路造成影响，因其本身的输出阻抗并非为零，当电阻R的阻抗值达数千欧姆以上时，我们可将单位增益缓冲器本身的输出阻抗忽略不计，但当电阻R的阻抗值仅只有数百至数十欧姆时，则不可忽略不计单位增益缓冲器本身的输出阻抗，设若单位增益缓冲器48本身输出阻抗为Ro＝1/gm(gm为电导)，则回路滤波器输出一控制电压VC＝I1×(R+Ro)+I2/SC1′＝I1×(R+1/gm)+I2/SC1′，将造成影响。以下进行一简单的举例为简化分析，设第二输入电流源经由节点B流入节点E的电流为0，即I2＝0，电阻R＝600(Ω)，电导gm＝4m(1±40％)(A/V)(gm依制作过程飘移造成正负40％影响，m＝10-3)，则回路滤波器输出一控制电压VC＝I1×(R+1/gm)。在电导gm＝4m时，回路滤波器输出一控制电压VC＝I1×850本文档来自技高网...

【技术保护点】
一种应用于锁相回路的电路，用以接收相位频率检测器的相位控制信号，以控制压控振荡器，该电路至少包含：一回路滤波器，包含一单位增益缓冲器、一ＲＣ低通滤波器连接于该单位增益缓冲器的输出端、一第一电容连接于该单位增益缓冲器的输入端与接地端之 间、一第二电容连接于该单位增益缓冲器的输出端与接地端之间；一第一电荷泵与该回路滤波器的低通滤波器输出端耦接，该第一电荷泵包含二个由ＵＰ（上升）及ＤＮ（下降）控制信号控制的ＮＭＯＳ并联以提供该回路滤波器一电流ＩＯ自该低通滤波器的输出端 输入，当电路接收一ＵＰ控制信号时或将该电流ＩＯ馈入该回路滤波器的该低通滤波器的输出端，当电路接收一ＤＮ控制信号时或将该电流ＩＯ自该回路滤波器的该低通滤波器的输出端馈出；及一第二电荷泵与该回路滤波器的单位增益缓冲器输入端耦接，该第二电 荷泵包含分别由ＵＰ及ＤＮ控制信号控制的ＰＭＯＳ、ＮＭＯＳ串联以提供该回路滤波器一电流ＩＯ／ｎ自该回路滤波器的单位增益缓冲器输入端输入，当电路接收一ＵＰ控制信号时或将该电流ＩＯ／ｎ馈入该回路滤波器的该第一电容，当电路接收一ＤＮ控制信号时或将该电流ＩＯ／ｎ（ｎ≥１）由该回路滤波器馈出。...

【技术特征摘要】

【专利技术属性】
技术研发人员：叶泽贤，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]