数字忙闲度校正器及其方法技术

公开了一种校正数字信号的忙闲度的电路和方法。测量输入的数字信号的忙闲度，并且将其与期望的忙闲度进行比较。输入的数字信号的前沿被传递至输出端。所述电路和方法调节在输出端处的下降沿以便实现期望的忙闲度。所述下降沿响应于输入的数字信号的延迟版本的上升沿而出现。

【技术实现步骤摘要】

本专利技术总体上涉及电子设备，尤其涉及调节信号的忙闲度(dutycycle)。
技术介绍
各种系统以及电路都要求控制时钟信号的忙闲度。例如，某些基于处理器的系统要求时钟信号具有50％的忙闲度。对于在关键时序边沿上的精确控制而言，50％的忙闲度是必需的。然而，由于失真和扭曲的影响，时钟信号也许会有比50％高或者低很多的不期望的忙闲度。其他系统采用脉冲宽度调制，并且要求生成具有变化的忙闲度的数字信号。因此，具有操纵数字信号的忙闲度的能力是十分重要的。另外，在没有较长延迟时期的情况下迅速地生成期望的忙闲度有时也是十分重要的。延迟锁定环(DLL)以及锁相环(PLL)是用于实现期望时钟信号的两种技术。DLL可用于通过延迟其中一个信号直到两个时钟信号的相位对准，来使同样频率的两个时钟信号同步。相位检测器用来确定一个时钟信号的适当延迟，并且延迟元件延迟所述时钟信号，直到两个信号同相或者被锁定为止。就像名称暗示的那样，所述DLL只锁定相位，而忙闲度不一定被锁定，在处理变化的情况下尤其如此。因此，所需要的是一种在不必依赖于DLL或者PLL的情况下用于调节时钟信号的忙闲度的低等待时间的电路和方法。
技术实现思路
本专利技术通过提供用于生成具有所期望的忙闲度的数字信号的电路和方法来解决上述问题。本专利技术的一个实施例是一种忙闲度校正电路，其具有第一输入端，用于接收具有第一电压电平的第一输入信号，所述第一电压电平在逻辑1状态和逻辑0状态之间交替。所述忙闲度校正电路还具有第一输出信号，其在逻辑1状态和逻辑0状态之间交替。所述忙闲度校正电路测量第一输出信号的忙闲度。所述忙闲度校正电路具有用于延迟第一输入信号以便产生延迟信号的延迟电路。在第一输入信号中的相应变换之后的一个延迟时间，所述延迟信号在逻辑1状态和逻辑0状态之间变换。所述忙闲度校正电路具有用于产生输出电压电平的组合电路，所述输出电压电平具有基本上与第一输入端的上升沿同时出现的第一边沿。第一输出信号具有响应于延迟信号的上升沿而出现的第二边沿变换。前文已经相当宽泛地略述了本专利技术的特征和技术优点，以便更好地理解随后对本专利技术的详细描述。将在随后的描述中描述本专利技术的其它特征和优点。附图说明为了更完全地理解本专利技术及其优点，参照如下描述和附图，其中图1是根据本专利技术一个实施例执行的方法的流程图；图2是根据本专利技术一个实施例执行的方法的流程图；图3是本专利技术的一个实施例的电路图；图4是示出了在图3的电路的各个节点处的电压电平的图表；图5是示出了在图3的计数元件操作期间在各个节点处的电压电平的图表；图6是根据本专利技术一个实施例的用于延迟时钟信号的示例性电路的电路图；图7(a)是根据本专利技术一个实施例的用于实现图6的3X和1X反相器的电路图；图7(b)是在图7(a)中示出的电路的各个节点处的电压电平的图表； 图8是图7(a)中示出的电路在多个时钟周期上在各个节点处的电压电平的图表；以及图9是根据本专利技术一个实施例的用于延迟时钟信号的示例性电路的电路图。具体实施例方式在随后的描述中，为了提供对本专利技术的彻底理解，提出了许多细节，诸如具体电路元件、门等等。然而，对于本领域技术人员来说显然可以在没有这种具体细节的情况下或者使用用于实现相同功能的可替代硬件或软件来实施本专利技术。在其他情况下，诸如有限状态机之类的众所周知的电路以框图的形式示出，以便不会因不必要的细节而模糊本专利技术。此外，涉及时序事项等的某些细节可以省略，这是由于这种细节不是彻底理解本专利技术所必需的，并且它们在本领域普通技术人员的技术范围内。现在参考附图，其中所描绘的元件不一定是按比例示出的，并且其中相同或相似的元件在多个视图中均由相同的参考标记来表示。图1举例说明了用于实施本专利技术的一个实施例的用项目100表示的方法。所述方法开始于步骤102。在步骤104，电路的输出信号被采样以便估计其忙闲度。所述输出可以是具有在表示逻辑1状态和逻辑0状态的电压电平之间交替的电压电平的数字信号。在步骤106，计算输出信号的忙闲度。通过采样输出信号，并且与在逻辑0状态花费的输出时间的百分比相比确定在逻辑1状态花费的输出时间的百分比，来计算所述忙闲度。在步骤108，确定所述忙闲度是否在容许值范围之内。例如，可以确定输出是否在50％(期待值)的2％(容许值)的范围之内。如果所述忙闲度在所述容许值范围之内，那么所述处理循环返回至步骤104以便进一步采样。如果所述忙闲度不在所述容许值范围内，那么所述处理连续至步骤110，以便确定所述忙闲度是否过高。例如，如果所述忙闲度被测量为60％，并且期望的忙闲度是50％，那么步骤110将确定所述忙闲度过高。如果所述忙闲度被确定为过高，那么所述处理转到步骤114。在本专利技术的一个实施例中，减少延迟输入信号中的延迟将会使输出信号中的忙闲度变小。延迟输入信号中的减少的延迟将会使输出信号的下降沿很快发生，由此导致输出信号的忙闲度变小。反之，如果输出信号的忙闲度过低，那么在步骤112，在用于调节输出信号的忙闲度的延迟的输入信号中增加延迟。因此，在步骤112或者114中增大或者减少延迟的输入信号中的延迟，会影响输出信号的忙闲度。图2是根据本专利技术一个实施例执行的方法200的流程图。图3中示出的电路300适于执行方法200中的步骤。步骤204、206、208、210和212涉及采样输出信号以便确定其忙闲度。输出信号可以是具有在逻辑1状态和逻辑0状态之间交替的电压电平的二进制信号。在步骤206，确定是否存在输出信号的上升沿。如果上升沿被检测到，那么在步骤204，变量“UP”被加1，并且处理前进到步骤208。在步骤208，确定输出信号的反码是否具有上升沿。如果输出信号的反码具有上升沿，那么在步骤210，变量“DWN”被加1。接下来，在步骤212，计数器变量“COUNT”被加1，并且在步骤214，通过比较COUNT与变量“X”来确定采样时间是否结束。选择X的值来提供统计学上有意义的采样数，以便准确地估计输出信号的忙闲度。如果COUNT不大于或等于X，则所述处理循环返回到步骤206以便进一步采样输出信号。如果在步骤214，COUNT大于或等于X，那么在步骤216，通过从UP变量的值中减掉DWN变量的值来确定忙闲度是否在被显示为变量“Y”的阈值范围之内。如果所述忙闲度在所述阈值范围之内，那么所述处理循环返回至步骤206以便进一步采样。然而，如果忙闲度不在阈值Y范围内，那么在步骤218，确定忙闲度是否过高。如果所述忙闲度过高，那么在步骤222，从延迟信号的延迟减去值“Z”。如果所述忙闲度过低，那么在步骤220，延迟信号的延迟被增加Z以便增大输出信号的忙闲度。在调节延迟信号的延迟以便在输出信号中生成期望的忙闲度之后，所述处理循环返回到步骤206以便进一步采样。图3举例说明了被显示为忙闲度校正电路300的本专利技术的实施例。项目302、304、306、308、310和312可用来把输出端332的忙闲度确定为根据反馈336测量的结果，其中反馈336经由节点346耦合至输出端332。输出端332是电路300的输出端，并且需要进行忙闲度校正的输入信号在输入端316被显示为x(t)。为了估计输出端332的忙闲度，在输入端302的上升沿，D型触发器304把反馈336的逻辑状态传送至UP计本文档来自技高网...

【技术保护点】
一种忙闲度校正电路，包括：（ａ）第一输入电路，其中所述第一输入电路接收第一输入信号，所述第一输入信号在逻辑１状态和逻辑０状态之间交替；（ｂ）第一输出电路，其中所述第一输出电路提供第一输出信号，所述第一输出信号在逻辑１状态和逻 辑０状态之间交替；（ｃ）测量电路，用于测量第一输入信号的忙闲度；（ｄ）延迟电路，用于延迟第一输入信号以便产生延迟信号，其中所述延迟信号基本上在第一输入信号之后的一个延迟时段在逻辑１状态和逻辑０状态之间进行交替；以及（ ｅ）组合电路，用于产生第一输出信号，其中第一输出信号具有基本上与第一输入信号的上升沿同时出现的第一边沿，其中第一输出信号具有响应于延迟信号的上升沿而出现的第二边沿。

【技术特征摘要】
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【专利技术属性】
技术研发人员：加里D卡彭特，艾伦J德雷克，法迪H格巴拉，钱德勒T麦克道尔，黄C恩果，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]