数字忙闲度校正器及其方法技术

公开了一种校正数字信号的忙闲度的电路和方法。测量输入的数字信号的忙闲度，并且将其与期望的忙闲度进行比较。输入的数字信号的前沿被传递至输出端。所述电路和方法调节在输出端处的下降沿以便实现期望的忙闲度。所述下降沿响应于输入的数字信号的延迟版本的上升沿而出现。

【技术实现步骤摘要】

本专利技术总体上涉及电子设备，尤其涉及调节信号的忙闲度(dutycycle)。
技术介绍
各种系统以及电路都要求控制时钟信号的忙闲度。例如，某些基于处理器的系统要求时钟信号具有50％的忙闲度。对于在关键时序边沿上的精确控制而言，50％的忙闲度是必需的。然而，由于失真和扭曲的影响，时钟信号也许会有比50％高或者低很多的不期望的忙闲度。其他系统采用脉冲宽度调制，并且要求生成具有变化的忙闲度的数字信号。因此，具有操纵数字信号的忙闲度的能力是十分重要的。另外，在没有较长延迟时期的情况下迅速地生成期望的忙闲度有时也是十分重要的。延迟锁定环(DLL)以及锁相环(PLL)是用于实现期望时钟信号的两种技术。DLL可用于通过延迟其中一个信号直到两个时钟信号的相位对准，来使同样频率的两个时钟信号同步。相位检测器用来确定一个时钟信号的适当延迟，并且延迟元件延迟所述时钟信号，直到两个信号同相或者被锁定为止。就像名称暗示的那样，所述DLL只锁定相位，而忙闲度不一定被锁定，在处理变化的情况下尤其如此。因此，所需要的是一种在不必依赖于DLL或者PLL的情况下用于调节时钟信号的忙闲度的低等待时间的电路和方法。专本文档来自技高网...

【技术保护点】
一种忙闲度校正电路，包括：（ａ）第一输入电路，其中所述第一输入电路接收第一输入信号，所述第一输入信号在逻辑１状态和逻辑０状态之间交替；（ｂ）第一输出电路，其中所述第一输出电路提供第一输出信号，所述第一输出信号在逻辑１状态和逻 辑０状态之间交替；（ｃ）测量电路，用于测量第一输入信号的忙闲度；（ｄ）延迟电路，用于延迟第一输入信号以便产生延迟信号，其中所述延迟信号基本上在第一输入信号之后的一个延迟时段在逻辑１状态和逻辑０状态之间进行交替；以及（ ｅ）组合电路，用于产生第一输出信号，其中第一输出信号具有基本上与第一输入信号的上...

【技术特征摘要】
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【专利技术属性】
技术研发人员：加里D卡彭特，艾伦J德雷克，法迪H格巴拉，钱德勒T麦克道尔，黄C恩果，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]