一种基于BLVDS总线数据通信的降功耗通信的电路制造技术

一种基于BLVDS总线数据通信的降功耗通信的电路，包括：两块插件、BLVDS总线和数据状态线；所述插件包括FPGA、blvds芯片和mosfet管，所述mosfet管的一端连接FPGA，所述mosfet管的另一端连接数据状态线，通过调节数据状态线的电平状态输出本侧FPGA的数据状态；所述FPGA连接数据状态线获取对侧FPGA的数据状态；所述FPGA连接blvds芯片，blvds芯片之间通过BLVDS总线进行数据通信。本实用新型专利技术能够节省BLVDS总线带宽，减少了在BLVDS总线上的无效查询，降低整个装置的能耗。低整个装置的能耗。低整个装置的能耗。

A low power communication circuit based on blvds bus data communication

【技术实现步骤摘要】
一种基于BLVDS总线数据通信的降功耗通信的电路


[0001]本技术涉及一种基于BLVDS总线数据通信的降功耗通信的电路，属于数据通信


技术介绍

[0002]BLVDS总线作为一种高速差分总线，往往应用在工业数据通信领域。BLVDS总线发送端将数据发送至数据总线，接收端解析数据，以此达到数据通信的目的。为了保证通信的实时性，通信的双方要不停进行数据查询和通信。由于这种不停地查询通信，造成了整个装能耗的增加。
[0003]BLVDS总线数据通信是双向的，主板和从板通过BLVDS总线进行数据通信时，为了保证数据的实时性，要不间断的进行数据交互，但数据从发送到对侧接收，再到数据有效往往需要一定的时间，在这段时间进行数据交互是没有意义的，既占用了BLVDS总线的带宽，也增加了整个装置的能耗。

技术实现思路

[0004]本技术的目的在于克服现有技术中的不足，提出了一种基于BLVDS总线数据通信的降功耗通信的电路，能够节省BLVDS总线带宽，减少了在BLVDS总线上的无效查询，降低整个装置的能耗。
[0005]为达到上述目的，本技术提供了一种基于BLVDS总线数据通信的降功耗通信的电路，包括：两块插件、BLVDS总线和数据状态线；
[0006]所述插件包括FPGA、blvds芯片和mosfet管，所述mosfet管的一端连接FPGA，所述mosfet管的另一端连接数据状态线，通过调节数据状态线的电平状态输出本侧FPGA的数据状态；所述FPGA连接数据状态线获取对侧FPGA的数据状态；
[0007]所述FPGA连接blvds芯片，blvds芯片之间通过BLVDS总线进行数据通信。
[0008]进一步地，所述BLVDS总线包括背板差分线P和背板差分线N，所述背板差分线P和背板差分线N的两端分别通过1块100Ω的终端电阻进行连接。
[0009]进一步地，所述blvds芯片包括用于传输模拟信号的A管脚和B管脚，所述A管脚连接背板差分线P，所述B管脚连接背板差分线N。
[0010]进一步地，所述blvds芯片包括用于传输数字信号的R管脚、DE管脚和D管脚，所述R管脚、DE管脚和D管脚连接所述FPGA。
[0011]进一步地，所述FPGA包括输出端口DO2、输出端口DO3和输入端口DI1，所述输出端口DO2连接blvds芯片的DE管脚用于确定数据传输方向，所述输出端口DO3连接blvds芯片的D管脚用于输出FPGA的数据至blvds芯片，所述输入端口DI1连接blvds芯片的R管脚用于接收blvds芯片输出的数据。
[0012]优选地，所述DE管脚确定的数据传输方向包括方向1和方向0；所述方向1为通过FPGA输出端口DO3输出FPGA的数据至blvds芯片D管脚，通过blvds芯片传输数据至BLVDS总
线；所述方向0为总线传输数据至blvds芯片，通过blvds芯片的R管脚将数据传输至FPGA输入端口DI1。
[0013]进一步地，所述数据状态线通过一个4.7k上拉电阻与3.3V电源相连，以使数据状态线默认状态为高电平状态。
[0014]进一步地，所述mosfet管包括S端、D端和G端，所述S端接地，所述G端连接所述FPGA获取状态信号，所述D端连接所述数据状态线，所述mosfet管根据FPGA的状态信号调节D端和S端的连接，通过调节数据状态线的电平输出本侧FPGA的数据状态。
[0015]进一步地，所述FPGA包括输出端口DO1，所述输出端口DO1与mosfet管的G管脚相连，且与一个4.7k下拉电阻相连，将FPGA的状态信号输出至所述mosfet管。
[0016]进一步地，所述FPGA包括输入端口DI2，所述输入端口DI2连接数据状态线以获取对侧FPGA的数据状态。
[0017]进一步地，所述数据状态线的状态包括低电平状态0和高电平状态1，所述高电平状态1表示对侧FPGA的数据未准备完毕，所述低电平状态0表示对侧FPGA的数据准备完毕，通过BLVDS总线进行数据通信。
[0018]与现有技术相比，本技术所达到的有益效果：
[0019]本技术提供了一种基于BLVDS总线数据通信的降功耗通信的电路，包括：两块插件、BLVDS总线和数据状态线；插件包括FPGA、blvds芯片和mosfet管，所述mosfet管的一端连接FPGA，所述mosfet管的另一端连接数据状态线，通过调节数据状态线的电平状态输出本侧FPGA的数据状态；所述FPGA连接数据状态线获取对侧FPGA的数据状态；所述FPGA连接blvds芯片，blvds芯片之间通过BLVDS总线进行数据通信。本技术增加了基于mosfet的数据状态信号的设置，通过对数据状态总线的监控，能够在数据状态总线空闲时，停止数据的交互，能够节省blvds总线带宽，能够减少了在blvds总线上的无效查询，从而降低整个装置的能耗。
附图说明
[0020]图1是本技术实施例提供的一种基于BLVDS总线数据通信的降功耗通信的电路的连接示意图。
具体实施方式
[0021]下面结合附图对本技术作进一步描述。以下实施例仅用于更加清楚地说明本技术的技术方案，而不能以此来限制本技术的保护范围。
[0022]在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于描述区分，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
[0023]如图1所示，本技术提供了一种基于BLVDS总线数据通信的降功耗通信的电路，包括两块插件、BLVDS总线和数据状态线。插件包括FPGA、blvds芯片和mosfet管。
[0024]FPGA包括输出端口DO1、输出端口DO2、输出端口DO3、输入端口DI1和输入端口DI2。blvds芯片包括用于传输模拟信号的A管脚、B管脚，以及用于传输数字信号的R管脚、DE管脚和D管脚。mosfet管包括S端、D端和G端。
[0025]BLVDS总线包括背板差分线P和背板差分线N。背板差分线P和背板差分线N的两端分别通过1块100Ω的终端电阻进行连接。blvds芯片包括用于传输模拟信号的A管脚连接背板差分线P，用于传输模拟信号的B管脚连接背板差分线N。
[0026]FPGA输出端口DO2连接blvds芯片的DE管脚，用于确定数据传输方向。输出端口DO3连接blvds芯片的D管脚，用于输出FPGA的数据至blvds芯片，输入端口DI1连接blvds芯片的R管脚用于接收blvds芯片输出的数据。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于BLVDS总线数据通信的降功耗通信的电路，其特征在于，包括：两块插件、BLVDS总线和数据状态线；所述插件包括FPGA、blvds芯片和mosfet管，所述mosfet管的一端连接FPGA，所述mosfet管的另一端连接数据状态线，通过调节数据状态线的电平状态输出本侧FPGA的数据状态；所述FPGA连接数据状态线获取对侧FPGA的数据状态；所述FPGA连接blvds芯片，blvds芯片之间通过BLVDS总线进行数据通信。2.根据权利要求1所述的基于BLVDS总线数据通信的降功耗通信的电路，其特征在于，所述BLVDS总线包括背板差分线P和背板差分线N，所述背板差分线P和背板差分线N的两端分别通过1块100Ω的终端电阻进行连接。3.根据权利要求2所述的基于BLVDS总线数据通信的降功耗通信的电路，其特征在于，所述blvds芯片包括用于传输模拟信号的A管脚和B管脚，所述A管脚连接背板差分线P，所述B管脚连接背板差分线N。4.根据权利要求1所述的基于BLVDS总线数据通信的降功耗通信的电路，其特征在于，所述blvds芯片包括用于传输数字信号的R管脚、DE管脚和D管脚，所述R管脚、DE管脚和D管脚连接所述FPGA。5.根据权利要求4所述的基于BLVDS总线数据通信的降功耗通信的电路，其特征在于，所述FPGA包括输出端口DO2、输出端口DO3和输入端口DI1，所述输出端口DO2连接blvds芯片的DE管脚用于确定数据传输方向，所述输出端口DO3连接blvds芯片的D管脚用于输出...

【专利技术属性】
技术研发人员：李伟，黄作兵，凌文明，
申请(专利权)人：南京国电南自维美德自动化有限公司，
类型：新型
国别省市：