基板接合制造技术

提供了一种制备用于接合的基板的方法。所述方法包括：在所述基板的基板表面中形成凹槽，以及在所述基板的基板表面上形成可接合介电层。所述可接合介电层在所述可接合介电层的与所述基板表面相反的一侧上具有接合表面，其中，所述凹槽和所述可接合介电层限定具有介电腔容积的介电腔。形成插塞，所述插塞被配置为在所述介电腔容积中与所述基板形成电接触。所述插塞具有小于所述介电腔容积的插塞体积，其中所述插塞从所述介电腔沿通常垂直于所述接合表面的方向延伸超出所述接合表面。通过在相对的平坦表面之间压缩所述基板来压制所述插塞，使得所述插塞的接触表面与所述接合表面共面。面。面。

【技术实现步骤摘要】
【国外来华专利技术】基板接合


[0001]本公开涉及两个基板的接合。特别地，本公开涉及包含III族氮化物的基板的接合。

技术介绍

[0002]一些电子器件(例如显示器)的制造可能涉及多种材料的沉积，以提供所有所需的电路、半导体元件和电互连。对于一些电子器件，半导体元件可以在与可以设置驱动电路和电互连的基板分开的基板上制造。相应地，电子器件可以包括多个基板，在这些基板上设置有电子电路。这些基板可以接合在一起，其中提供电连接，其形成在两个基板之间。
[0003]一种用于在基板之间形成电互连的已知工艺是倒装片接合(flip
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chip bonding)。在倒装片接合工艺中，焊料凸块可以施加到基板的一个或多个接触垫上。焊料凸块被对齐并与第二基板上的相应接触垫接触，其中焊料回流以在两个基板之间形成电互连。
[0004]另一种接合基板的可替代工艺是混合接合。例如，US
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8,809123公开了一种用于接合半导体晶片的混合接合方法。US
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B
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8,809123公开了可以在接近半导体晶片的制造工艺的结尾进行化学机械抛光(chemical mechanical polishing，CMP)工艺。CMP工艺可能导致设置在半导体晶片的顶表面中的导电片凹陷，从而在导电片上形成凹槽。因此，CMP工艺导致第一半导体器件具有设置在其顶表面上的第一绝缘材料内的第一导电片，第一导电片具有在顶表面上的第一凹槽。同样进行CMP抛光的第二半导体器件可以具有设置在顶表面上的第二绝缘材料内的第二导电片，第二导电片具有在顶表面上的第二凹槽。密封层可以设置在第一凹槽和第二凹槽中的第一导电片和第二导电片之间，以使密封层将第一导电片接合到第二导电片。第一绝缘材料被接合到第二绝缘材料。
[0005]一般而言，上述基板接合方法可能对基板厚度和/或电互连(例如焊料凸块、接触垫)的相对高度的变化敏感。不平整的基板和互连可能会导致整个表面的接合不均匀，从而导致互连失败。
[0006]本公开寻求提供一种制备用于基板接合的基板的改进方法和一种改进的基板接合方法，该方法解决与现有技术方法和阵列相关的问题中的至少一个问题，或至少提供一种商业上有用的替代方案。

技术实现思路

[0007]根据本公开的第一方面，提供了一种制备用于接合的基板的方法。该方法包括：
[0008]i)在基板的基板表面中形成凹槽；
[0009]ii)在基板的基板表面上形成可接合介电层，可接合介电层在可接合介电层的与基板表面的相反的一侧上具有接合表面，凹槽和可接合介电层限定具有介电腔容积的介电腔；
[0010]iii)形成插塞，该插塞被配置为在介电腔容积中与基板形成电接触，插塞具有小
于介电腔容积的插塞体积，其中插塞从介电腔沿通常垂直于接合表面的方向延伸超出接合表面；以及
[0011]iv)通过在相对的平坦表面之间压缩基板来压制插塞，使得插塞的接触表面与接合表面共面。
[0012]根据第一方面的方法，使用压制工艺(coining process)使插塞的接触表面与基板的第一接合表面共面。
[0013]技术人员应当理解，与接合表面共面的接触表面的形成是具有挑战性的。如上所述，CMP工艺可能导致接触表面的凹陷。尝试从沉积的插塞形成共面表面是具有挑战性的，因为用于形成凹槽、形成可接合介电层和/或形成插塞的任何工艺中的微小变化可能导致接触表面和接合表面的相对高度的变化。这些表面的相对高度的这种变化可能导致插塞在接合时不能形成与另一基板的电连接。
[0014]考虑到沉积态插塞的变化和凹槽形成时的变化，第一方面的方法将插塞形成为使得它从凹槽沿通常垂直于接合表面的方向延伸超过接合表面。因此，第一方面的方法保证了压制工艺可以使插塞适合地变形。为了允许插塞在压制工艺期间以所需的方式变形，基板的介电腔具有比插塞更大的容积，以容纳压制的插塞。
[0015]在一些实施例中，插塞从介电腔延伸超过接合表面但不超过5μm。相应地，可以控制在压制工艺期间插塞需要经历的变形量。也就是说，为了变得与接合表面共面，被制成与接合表面共面的插塞的接触表面可能不需要经历很大的变形量。
[0016]在一些实施例中，压制后，插塞在接合表面的平面内的横截面积小于10μm x 10μm。因此，应当理解，制备用于基板接合的基板的方法可以用于在具有相对小表面积的基板之间形成电互连。在这样的表面积尺寸下，例如由凹陷引起的接合表面的变化可能会降低在基板之间形成电互连的可靠性。相应地，第一方面的方法通过使用压制工艺设置与接合表面共面的接触表面来改善和/或消除这些问题。
[0017]在一些实施例中，介电腔容积的体积比插塞的体积至少大10％。相应地，介电腔可以包括一些额外的容积(即超过插塞体积)以考虑可能存在于基板上的插塞、介电腔和/或凹槽的形成中的过程变化。
[0018]在一些实施例中，方法还包括对接合表面进行活化处理。接合表面的活化可以包括使用等离子体处理工艺。活化接合表面可以在接合表面上提供多个氢氧根离子，这些氢氧根离子可以通过范德华桥接力(Van der Waals bridging force)与另一基板形成接合。在一些实施例中，在活化处理之后，接合表面还可选地暴露于包含OH
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离子的溶液。使用适合溶液的表面处理可以进一步增加接合表面上氢氧离子的密度。
[0019]在一些实施例中，插塞包括贵金属。因此，插塞可以包括导电材料，导电材料也适用于插塞经历塑性变形的压制工艺。当然，应当理解，其他已知材料和合金也可以适合用作本公开中的插塞。
[0020]在一些实施例中，可接合介电层包含硅化合物。例如，可接合介电层可以包括以下中的至少一种：二氧化硅、氮化硅、氮氧化硅或碳氮化硅。这种硅化合物可用于与另一基板形成直接熔接。当然，可以与基板形成直接熔接的其他介电材料也可以适合用于本公开的方法。
[0021]在一些实施例中，在基板表面上形成多个凹槽，并且每个凹槽具有在其内形成的
插塞。也就是说，本公开的方法可用于制备用于接合的基板，基板旨在与另一基板形成多个电互连。
[0022]在一些实施例中，基板包括III族氮化物LED阵列，多个被配置为与LED阵列形成电接触的插塞，或包括CMOS电子器件，多个被配置为与CMOS电子器件形成电接触的插塞。因此，应当理解，被制备用于接合的基板可以包含多个电子器件，这些电子器件将电连接到另一基板。
[0023]根据本公开的第二方面，提供一种将第一基板接合至第二基板的方法。
[0024]该方法包括：
[0025]i)制备用于接合的第一基板，包括：
[0026]在第一基板的第一基板表面中形成第一凹槽；
[0027]在第一基板的第一基板表面上形成第一可接合介电层，第一可接合介电层在第一可接合介电层的与第一基板表面相反的一侧上具有第一接合表面，第一凹槽和第一可接合介电层限定具有第一介电腔本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种制备用于基板接合的基板的方法，包括：在所述基板的基板表面中形成凹槽；在所述基板的基板表面上形成可接合介电层，所述可接合介电层在所述可接合介电层的与所述基板表面相反的一侧上具有接合表面，所述凹槽和所述可接合介电层限定具有介电腔容积的介电腔；形成插塞，所述插塞被配置为在所述介电腔容积中与所述基板形成电接触，所述插塞具有小于所述介电腔容积的插塞体积，其中所述插塞从所述介电腔沿通常垂直于所述接合表面的方向延伸超出所述接合表面；以及通过在相对的平坦表面之间压缩所述基板来压制所述插塞，使得所述插塞的接触表面与所述接合表面共面。2.根据权利要求1所述的制备基板的方法，其中，所述插塞从所述介电腔延伸超过所述接合表面但不超过5μm。3.根据权利要求1或2所述的制备用于接合的基板的方法，其中，压制后，所述插塞具有小于10μm x 10μm的横截面，且所述横截面与所述接合表面共面。4.根据前述权利要求中任一项所述的制备用于接合的基板的方法，所述介电腔容积的体积比所述插塞的体积至少大10％。5.根据前述权利要求中任一项所述的制备用于接合的基板的方法，还包括：对所述接合表面进行活化处理，其中，可选地在所述活化处理之后，所述接合表面暴露于包含OH
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离子的溶液。6.根据前述权利要求中任一项所述的制备用于基板接合的基板的方法，其中，所述插塞包括贵金属。7.根据前述权利要求中任一项所述的制备用于基板接合的基板的方法，其中，所述可接合介电层包含硅化合物，其中，可选地，所述可接合介电层包括以下中的至少一种：二氧化硅、氮化硅、氮氧化硅，或碳氮化硅。8.根据前述权利要求中任一项所述的制备用于基板接合的基板的方法，其中，在所述基板表面上形成多个凹槽，并且每个凹槽具有在其内形成的插塞。9.根据权利要求8所述的制备用于基板接合的基板的方法，其中所述基板包括：III族氮化物LED阵列，多个被配置为与所述LED阵列形成电接触的插塞；或CMOS电子器件，多个被配置为与所述CMOS电子器件形成电接触的插塞；10.一种用于将第一基板接合至第二基板的方法，包括：i)制备用于接合的所述第一基板，包括：在所述第一基板的第一基板表面中形成第一凹槽；在所述第一基板的第一基板表面上形成第一可接合介电层，所述第一可接合介电层在所述第一可接合介电层的与所述第一基板表面相反的一侧上具有第一接合表面，所述第一凹槽和所述第一可接合介电层限定具有第一介电腔容积的第一介电腔；形成第一插塞，所述第一插塞被配置为在所述第一介电腔容积中与所述第一基板形成电接触，所述第一插塞具有小于...

【专利技术属性】
技术研发人员：K，
申请(专利权)人：普列斯半导体有限公司，
类型：发明
国别省市：