以倍频相位内插进行多重相位分割的方法及相关电路技术

一种分割相位的方法，用来产生两个频率相同的输出时钟，并使两输出时钟间具有一预设的输出相位差，所述方法包括步骤：　　　　产生两个频率相同的参考时钟，并使两参考时钟间具有一预设的参考相位差，且该参考时钟的频率为输出时钟频率的复数倍，使参考时钟的频率实际上高于输出时钟的频率，其中每一参考时钟具有复数个参考周期；以及　　　　在每一参考时钟中，根据相隔至少一参考周期的复数个参考周期来触发一对应输出时钟中的各周期，以利用所述两个参考时钟分别产生出两个输出时钟。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种相位分割的方法及相关电路，尤其涉及一种以倍频多相位参考时钟进行相位内插来完成相位分割的方法及相关电路。
技术介绍
在现代信息社会中，各种用来处理、储存数据情报的电子装置也要以更快的速度、更高的密度及积集度来处理电子数据，连带地，各种电子装置中电路控制、运行的精密度也要随之提高。举例来说，在光盘烧录机中，由于要将数据准确地烧录至数据储存密度极高的光盘片上，对光驱数据写入动作的时序控制也要能精确掌握。在光驱以其读取头向光盘片收发雷射光以进行数据存取时，虽然光驱可由光盘片转动时反射回来的雷射解析出一时钟作为数据写入/存取时时序同步控制的依据，光驱还是要在一时钟周期中细分出多个不同的同步时间点，以精确控制数据写入/存取的时机。另外，像是时间数字转换器(TDC，time-to-digital converter)或是时间延迟校正电路，也需要以不同相位的同频时钟来于一时钟周期中细分出数个不同的同步时间点。因此，能精密分割出多个不同相位同频时钟的多重相位产生电路，也成为现代时序控制电路中不可或缺的构筑电路之一。在常规技术中，可以使用环形振荡器(ring oscillator)中各级反相器的输出来提供多个不同相位的同频时钟。为了使技术讨论更为具体，以下将假设要产生16个同频异相的时钟，各时钟的相位差平均分布于360度中。在常规技术中，若要以环形振荡器来产生16个同频异相的时钟，环形振荡器中就要设置8个差动操作的反相器，集合各反相器互为反相的两个输出端所产生的输出，总共取出16个同频异相的时钟。请参考图1；图1示出了环形振荡器10基本电路架构的示意图。要以振荡器10来产生16个同频异相的输出时钟，振荡器10设有8个环状串连的反相器12A至12H；各反相器具有两差动输入端及两差动输出端。举例来说，反相器12A由其两差动输入端接收反相器12H在差动输出端互为反相的输出，而反相器12A两互为反相的输出则由其差动输出端输入至反相器12B的差动输入端，以此类推。集合各反相器12A至12H各差动输出端的输出，就能形成16个同频异相的输出时钟A至H、Ai至Hi。就如图1中所标示的，反相器12A两互为反相的差动输出端可分别产生输出时钟B及Bi、反相器12B则可产生输出时钟C及Ci，以此类推；反相器12H则产生出输出时钟A及Ai。以输出时钟A为相位0度的基准，图1中也标示出各输出时钟相对于输出时钟A的相位差。举例来说，因为输出时钟A、Ai是由反相器12H的差动输出端输出的，故输出时钟Ai与输出时钟A间有180度的相位差。同理，输出时钟C与输出时钟A的间有45度的相位差，而反相输出时钟Ci与输出时钟A的间的相位差就会加上额外的180度，成为225度。输出时钟H、Hi则分别与输出时钟A的间有337.5度、157.5度的相位差，以此类推。请参考图2(并一同参考图1)。图2为图1中各输出时钟A至H、Ai至Hi波形时序的示意图；图2的横轴为时间，各波形的纵轴为波形的大小。在环形振荡器中，各反相器会将其输入端的信号延迟一段时间后反相输出；串连各级反相器，就能在各级反相器的输出端取出周期震荡的输出时钟。举例来说，在图2中，输出时钟A在时点tp0由高电平降低为低电平(输出时钟Ai则在时点tp0由低电平反相升高为高电平)；输出时钟A、Ai在输入反相器12A后，经过反相器12A延迟后的反相输出，就会使输出时钟B在时点tp0+Tg由低电平升高为高电平(而时钟Bi则会由高电平反相降低为低电平)；其中延迟时间Tg就代表反相器12A引入的延迟。同理，输出时钟B、Bi在时点tp0+Tg的电平改变在经过反相器12B的延迟反相后，就会在时点tp0+2Tg触发时钟C、Ci的电平改变(此处假设各反相器均为相同，故各反相器的延迟时间均为Tg)。如此一直持续下去，反相器12G会触发时钟H、Hi在时点tp0+7Tg改变电平，反相器12H则会循着环状架构，回过头来触发时钟A、Ai在时点tp0+8Tg改变电平，并引发信号的震荡。换句话说，总结各反相器的总延迟时间8Tg，就相当于一输出时钟中半周期的时间。改变各反相器的延迟时间Tg，就能改变各输出时钟的周期与频率。也由于8Tg的延迟时间相当于输出时钟中的半周期，一段延迟时间Tg就相当于22.5度的相位差。举例来说，在反相器12A中，输出时钟A加上延迟时间(22.5度)后反相(180度相位差)输出的时钟B，就会和输出时钟A有202.5度(22.5+180)的相位差。请继续参考图3。图3和图2一样，都是图1中输出时钟A至H、Ai至Hi的波形时序图，图3的横轴亦为时间，各波形的纵轴代表波形大小。不过，图3中是按照各输出时钟相对于输出时钟A的相位差大小依序排列的。由图3中可看出，以输出时钟A的上升沿为准(像是在时点tp1的上升沿)，各时钟后续的上升沿(像输出时钟Bi、C、H分别在时点tp1+Tg、tp1+2Tg以及tp1+15Tg的上升沿)就可将输出时钟中一周期的时间均分为16等分，以用于精密时序控制或时间数字转换器等的应用。而上述的时间等分均分，也就相当于对360度的相位进行平均的相位分割。虽然常规技术中能以环形振荡器的多级反相器来产生多个同频异相的输出时钟，但此种常规技术也有一定的缺点。首先，要产生出多个同频异相的输出时钟，环形振荡器中必定要串连多个反相器；但其环状架构上的反相器越多，各反相器相互间不匹配的情形也会变得更严重，而各反相器引入的噪声(像是各反相器本身的热噪声)也越多。由于环形振荡器环状架构本身就是一个不稳定的回授系统，此环状架构中任何一个反相器引入的噪声都会在环状架构中传播；反相器的数目越多，引入噪声的机会及对电路的影响也就随的增加。上述的噪声及不匹配，会在各输出时钟中反应为信号抖动(jitter)，或是相位上的误差。关于此情形，请参考图4。图4为图1中各输出波形在非理想情况下波形时序的示意图；图4的横轴为时间，各波形的纵轴为波形的大小。假设在输出时钟A中有信号抖动时，输出时钟A中各周期的工作周期(dutycycle)就会不稳定，不会呈现理想的工作周期。举例来说，输出时钟A由时点tp3到时点tp4的周期Tp1中，工作周期是理想的50％，高电平的信号刚好延续180度的相位。但在信号抖动的影响下，输出时钟A在时点tp4、tp5间的周期Tp2，其工作周期就可能变大，高电平的信号占据185度的相位。在下一个周期，信号抖动可能又会使工作周期变小，让高电平信号仅延续176度的相位。除了工作周期的不稳定外，各输出时钟的周期也可能受影响；举例来说，时点tp3、tp4的间的周期Tp1，就可能与时点tp4、tp5间的周期Tp2时间长度相异，而不能维持稳定的周期。另外，由于环形振荡器中会交错地以各信号的正负沿来触发次级反相器的电平改变，一旦输出时钟的工作周期不稳定，连带地各输出时钟间的相位差也会漂移而不稳定。如图4所示，输出时钟A在时点tp3、tp4的上升沿会触发输出时钟B在延迟时间Tg(相当于22.5度的相位差)后的下降沿，输出时钟B的下降沿又触发输出时钟C中在延迟时间Tg(相当于45度的相位差)后的上升沿；即使输出时钟A在周期Tp2中无法维持理想的工作周期，输出时钟C各周期的上升沿仍能和输出时钟A各周期的上升本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：林有铨，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：