针对推测脆弱性来强化加载硬件制造技术

本申请公开了针对推测脆弱性来强化加载硬件。公开了用于动态地缓解推测脆弱性的实施例。在实施例中，一种装置包括解码电路和耦合至解码电路的加载电路。解码电路用于对加载强化指令解码，该加载强化指令用于缓解对推测性执行攻击的脆弱性。加载电路用于响应于加载强化指令而被强化。化指令而被强化。化指令而被强化。

【技术实现步骤摘要】
针对推测脆弱性来强化加载硬件


[0001]本专利技术的领域总体上涉及计算机，并且更具体地涉及计算机系统安全。

技术介绍

[0002]计算机系统可能容易受到攻击者获取机密的、私人的或秘密的信息的尝试的影响。例如，诸如MDS(微架构数据采样)、幽灵(Spectre)和灾难(Meltdown)之类的攻击利用处理器的推测性和乱序执行能力来通过侧信道分析非法读取数据。
附图说明
[0003]在所附附图中以示例方式而非限制方式来图示本专利技术，在附图中，类似的附图标记指示类似的要素，其中：
[0004]图1A图示根据实施例的用于缓解推测脆弱性的系统；
[0005]图1B图示根据实施例的用于缓解推测脆弱性的方法；
[0006]图1C图示根据实施例的用于缓解推测脆弱性的方法；
[0007]图1D图示根据实施例的用于缓解推测脆弱性的方法；
[0008]图2A图示根据实施例创建的存储器访问拓扑图；
[0009]图2B图示根据实施例的用于使访问保持距离的硬件；
[0010]图2C图示根据实施例的用于使访问保持距离的方法；
[0011]图3A图示根据实施例的用于基于混合密钥的web浏览的系统；
[0012]图3B图示根据实施例的用于基于混合密钥的web浏览的方法；
[0013]图4A是图示根据实施例的通用向量友好指令格式及其A类指令模板的框图；
[0014]图4B是图示根据实施例的通用向量友好指令格式及其B类指令模板的框图；
[0015]图5A是图示根据实施例的示例性专用向量友好指令格式的框图；
[0016]图5B是图示根据实施例的构成完整操作码字段的具有专用向量友好指令格式的字段的框图；
[0017]图5C是图示根据实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图；
[0018]图5D是图示根据实施例的构成扩充操作字段的具有专用向量友好指令格式的字段的框图；
[0019]图6是根据实施例的寄存器架构的框图；
[0020]图7A是图示根据实施例的示例性有序流水线以及示例性寄存器重命名的、乱序发布/执行流水线两者的框图；
[0021]图7B是图示根据实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；
[0022]图8A是根据实施例的单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的框图；
[0023]图8B是根据实施例的图8A中的处理器核的一部分的展开图；
[0024]图9是根据实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图；
[0025]图10示出根据实施例的系统的框图；
[0026]图11是根据实施例的第一更具体的示例性系统的框图；
[0027]图12是根据实施例的第二更具体的示例性系统的框图；
[0028]图13是根据实施例的芯片上系统(SoC)的框图；以及
[0029]图14是根据实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
[0030]在下列描述中，阐述了众多特定细节。然而，应当理解，实施例可在没有这些特定细节的情况下实施。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
[0031]说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可以不一定包括该特定的特征、结构或特性。而且，此类短语不一定是指同一实施例。进一步地，当结合实施例来描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例来实施此类特征、结构或特性均落在本领域技术人员的知识范围之内。
[0032]如在本说明书和权利要求书中所使用，除非以其他方式指定，否则对用于描述要素的序数形容词“第一”、“第二”、“第三”等的使用仅仅指示正在引用要素的特定实例或类似要素的不同实例，并且不旨在暗示如此描述的这些要素在时间上、空间上、按等级或按任何其他方式必须按照特定的顺序。另外，如在实施例的描述中所使用，在多个项之间的“/”字符可意指所描述的内容可包括第一项和/或第二项(和/或任何其他附加项)，或者可使用、利用和/或根据第一项和/或第二项(和/或任何其他附加项)来实现。
[0033]此外，术语“位”、“标志”、“字段”、“条目”、“指示符”等可用于描述无论是以硬件还是以软件实现的、任何类型或内容的寄存器中的存储位置、表、数据库或其他数据结构，并且这些术语不旨在将实施例限于任何特定类型的存储位置或任何特定存储位置内的位或其他元素的数量。例如，术语“位”可用于指代寄存器内的位的位置和/或被存储在或要被存储在该位的位置中的数据。术语“清除”可用于指示将逻辑值0存储在存储位置中，或以其他方式使逻辑值0存储在存储位置中；并且术语“置位”可用于指示将逻辑值1、全1或某个其他指定值存储在存储位置中，或以其他方式使逻辑值1、全1或某个其他指定值存储在存储位置中；然而，这些术语不旨在将实施例限于任何特定的逻辑约定，因为任何逻辑约定可在实施例中使用。
[0034]术语“核”可意指任何处理器或执行核，如本说明书及其附图中所描述和/或所图示和/或如本领域中已知的，并且术语“处理器核”、“执行核”和“核”意指同义的。术语“非核”可意指在处理器或芯片上系统(SoC)中/上但不在核内的任何电路系统、逻辑、子系统等(例如，集成存储器控制器(iMC)、功率管理单元、性能监测单元、系统和/或I/O控制器等)，如本说明书及其附图中所描述和/或所图示和/或如本领域中已知的(例如，按照名称非核、
系统代理等)。然而，在说明书和附图中对术语核和非核的使用并不限制任何电路系统、硬件、结构等的位置，因为电路系统、硬件、结构等的位置在各种实施例中可有所不同。
[0035]例如，术语“MSR”可用作型号或机器专用寄存器的首字母缩略词，但更一般地可用于指代和/或表示一个或多个寄存器或存储位置，这些寄存器或存储位置中的一个或多个可以在核中，这些寄存器或存储位置中的一个或多个可以在非核中，等等。如下所述，实施例中所包括的MSR可以对应于任何一个或多个型号专用寄存器、机器专用寄存器等以对处理器性能进行控制和报告、处置系统相关的功能等。因此，对包括MSR的实施例的描述并不限于使用如所描述的MSR；实施例可附加地或替代地使用任何其他存储以用于控制、配置、状态等信息。在各种实施例中，MSR(或MSR的任何集合或子集)可以或可以不对应用和/或用户级软件可访问。在各种实施例中，MSR(或MSR的任何集合或子集)可以在核(核范围)内和/或可由核访问(核范围)，在非核内和/或可由多于一个的核访问(封装范围)；和/或在核或非核内且可由平台中的多于一个的核访问(平台范围)。
[0036]许多处理器和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于动态地缓解推测脆弱性的装置，包括：解码电路，用于对加载强化指令解码，所述加载强化指令用于缓解对推测性执行攻击的脆弱性；以及加载电路，耦合至所述解码电路，所述加载电路用于响应于所述加载强化指令而被强化。2.如权利要求1所述的装置，其中，所述加载电路用于被强化以阻止加载操作被执行。3.如权利要求1所述的装置，其中，所述加载电路用于被强化以阻止加载操作留下基于要由所述加载操作加载的数据的侧信道。4.如权利要求1所述的装置，其中，所述加载电路用于被强化以阻止从属指令的执行，其中，所述从属指令依赖于要由加载操作加载的数据。5.如权利要求1所述的装置，其中，所述加载电路用于被强化以阻止从属指令的执行留下侧信道，其中，所述从属指令依赖于要由加载操作加载的数据。6.如权利要求1所述的装置，其中，所述加载电路用于被强化以阻止针对要由加载操作加载的数据的、对高速缓存行的分配。7.如权利要求1所述的装置，其中，对所述加载电路的强化用于响应于推测性加载指令的引退而被放松。8.如权利要求1所述的装置，其中，对所述加载电路的强化用于响应于推测性加载操作变成非推测性的而被放松。9.如权利要求1所述的装置，其中，对所述加载电路的强化用于响应于推测性加载操作基于分支条件的解析变成非推测性的而被放松。10.如权利要求1所述的装置，其中，对所述加载电路的强化用于响应于推测性加载操作基于分支指令的引退变成非推测性的而被放松。11.如权利要求1所述的装置，其中，所述加载电路用于被强化以阻止加载操作绕过存储操作。12.如权利要求1所述的装置...

【专利技术属性】
技术研发人员：C，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：