具有差错纠正能力的低开销存储器完好性制造技术

本公开涉及具有差错纠正能力的低开销存储器完好性。描述了用于基于可缩放存储器完好性和增强型可靠性、可用性和可服务性(SMIRAS)的系统的技术。可以使得基于SMIRAS的系统能够使用基于完好性的元数据组织，该组织将数据、元数据和ECC数据的第一部分一起存储在存储器中，并且将ECC数据的第二部分存储在隔绝存储器中；或者使用基于压缩的组织，该组织将压缩数据、压缩元数据和ECC数据的第二部分存储为缓存线。缓存线。缓存线。

【技术实现步骤摘要】
具有差错纠正能力的低开销存储器完好性


[0001]本公开总体涉及计算机领域，更具体地涉及具有差错纠正能力的低开销存储器完好性。

技术介绍

[0002]存储器完好性是通过将密码消息认证码(message authentication code，MAC)与存储器中的每个数据线相关联来操作的。MAC是在数据被写入到存储器时生成的，并且是在从存储器读取数据时被验证的。如果数据在驻留在存储器中时曾被修改，则MAC将不匹配，并且导致修改攻击被检测到(然后可通知安全性异常，以将该攻击通知给软件)。
[0003]现代处理器被设计来保护存储器中的敏感数据免遭硬件和软件攻击。一些处理器提供密码机制来用于加密、完好性和重放(replay)保护。存储器加密保护驻留在存储器中的数据的保密性。另一方面，完好性保护防止攻击者对存储器中的密文(即，加密的数据，而不是作为未加密数据的明文)引起任何隐藏的修改，并且重放保护消除了对密文的任何未检测到的时间替换。如果没有这种保护，能够物理上触及系统的攻击者可记录数据线的快照并且在以后某个时间点重放它们。<br/>
技术实现思路
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【技术保护点】

【技术特征摘要】
1.一种系统，包括：存储器电路；存储器安全性引擎电路，用于针对要被存储在所述存储器电路中的多个加密压缩数据线中的每一个生成如下项：关于被用于每个压缩数据线的压缩的压缩元数据，与每个压缩数据线相关联的差错纠正码(ECC)数据，所述ECC数据包括用于差错纠正和检测的第一层级的ECC数据和只用于差错纠正的第二层级的ECC数据，以及与每个压缩数据线相关联的至少消息认证码，其中，所述压缩元数据和所述第二层级的ECC数据与所述压缩数据线一起被存储。2.如权利要求1所述的系统，其中，所述存储器安全性引擎电路用于：采用基于AES的加密方案、利用压缩引擎来压缩所述压缩数据线。3.如权利要求1所述的系统，其中，响应于对压缩数据线的读取请求，所述存储器安全性引擎电路用于：接收所述压缩数据线、所述第一层级的ECC数据、以及与每个压缩数据线相关联的消息认证码，从所述压缩元数据确定所使用的压缩，利用所述第一层级的ECC数据来检测任何差错，对所述压缩数据线进行解密，并且尝试利用所述消息认证码来验证所述压缩数据线。4.如权利要求3所述的系统，其中，当所述压缩数据线未得到验证时，所述存储器安全性引擎电路用于：通知安全性异常。5.如权利要求3所述的系统，其中，当所述压缩数据线未得到验证时，所述存储器安全性引擎电路用于：将经解密的压缩数据线发送到请求者。6.如权利要求3所述的系统，其中，当检测到差错时，所述第二层级的ECC数据被从存储器取得，并且所述存储器安全性引擎电路用于：利用所述第一层级的ECC数据和所述第二层级的ECC数据来纠正检测到的差错。7.如权利要求1至6中任一项所述的系统，其中，响应于对压缩数据线的写入请求，所述存储器安全性引擎电路用于：对于成功压缩的数据，对压缩数据进行加密，并且将经加密的压缩数据放置在缓存线中并且向存储器发出写入。8.如权利要求1至6中任一项所述的系统，其中，响应于对压缩数据线的写入请求，所述存储器安全性引擎电路用于：对于未成功压缩的数据，对未压缩数据进行加密，在经加密的未压缩数据上生成消息认证码，在经加密的未压缩数据上生成ECC，并且向存储器发出两个写入。9.如权利要求1至6中任一项所述的系统，还包括：存储器控制器，用于从所述存储器电路读取数据线和向所述存储器电路写入数据线。10.如权利要求1至6中任一项所述的系统，其中，所述压缩数据的大小是384比特，所述压缩元数据的大小是64比特，并且所述第二层级的ECC数据的大小是64比特。11.如权利要求1至6中任一项所述的系...

【专利技术属性】
技术研发人员：西达尔塔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：