一种半导体器件及其制作方法、封装结构技术

本发明专利技术公开一种半导体器件及其制作方法、封装结构，包括：提供第一衬底，第一衬底包括含有读出电路的第一基底，以及第一基底上具有互连电路的第一介质层，互连电路连接读出电路，第一介质层设有空腔；在空腔中填充第一牺牲层；在第一衬底上形成感测元件，感测元件与互连电路电连接；释放第一牺牲层。本发明专利技术通过提供带有读出电路和空腔的第一衬底并在空腔中填充第一牺牲层，再在第一衬底上形成感测元件的工艺并实现电连接，能够在同一晶圆工艺平台上完成读出电路与感测元件两种不同制作工艺的集成，避免了通过打线将其键合在一起，减小噪声；另外，制作的过程中不需要同时兼顾感测元件及第一衬底内形成的CMOS器件，降低开发难度并缩短开发周期。度并缩短开发周期。度并缩短开发周期。

【技术实现步骤摘要】
一种半导体器件及其制作方法、封装结构


[0001]本专利技术涉及半导体
，特别涉及一种半导体器件及其制作方法、封装结构。

技术介绍

[0002]随着微电子机械系统(MEMS)技术的迅猛发展，基于MEMS微机械加工技术制作的微型化红外热堆传感器以其尺寸小、价格低等优势被广泛应用于测温、气体传感、光学成像等领域。红外热堆传感器的对温度的处理中，采用热电堆单元检测被测物体温度，热电堆单元阵列排布构成热电堆阵列。
[0003]目前，在热电堆阵列制造技术中，大多采用系统级封装(systemin a package,SIP)将热电堆以及读出电路合封在一起。但是，目前将热电堆以及读出电路合封在一起的方式常见的有以下两种：
[0004](1)热电堆单独制作，读出电路单独制作，通过打线把两颗芯片键合在一起。
[0005](2)热电堆和读出电路在同一芯片上一体集成。
[0006]其中，第(1)种方式的缺点是热电堆和读出电路单独制作，最后通过打线将其键合在一起，会增大芯片的体积，并且打线键合会增大噪声；第(2)中方式的缺点是在制作的过程中需要同时兼顾热电堆及CMOS器件，工艺开发难度大，开发周期长。
[0007]因此，如何降低制作热电堆与读出电路集成的工艺难度及降低其制作成本，已成为本领域技术人员亟待解决的技术问题。
[0008]公开于本专利技术
技术介绍
部分的信息仅仅旨在加深对本专利技术的一般
技术介绍
的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

技术实现思路

[0009]本专利技术的目的提供一种半导体器件及其制作方法、封装结构，至少解决制作半导体器件的工艺难度及降低其制作成本的技术问题。
[0010]为实现上述目的，本专利技术提供一种半导体器件的制造方法，包括：
[0011]提供第一衬底，所述第一衬底包括含有读出电路的第一基底，以及第一基底上具有互连电路的第一介质层，所述互连电路连接所述读出电路，所述第一介质层设有空腔；
[0012]在所述空腔中填充第一牺牲层；
[0013]在所述第一衬底上形成感测元件，所述感测元件与所述互连电路电连接；
[0014]释放所述第一牺牲层。
[0015]本专利技术还提供一种半导体器件，包括：
[0016]第一基底，所述第一基底内形成有读出电路；
[0017]具有空腔的介质层，位于所述第一基底上，所述介质层内设有互连电路，所述互连电路与所述读出电路电连接；
[0018]感测元件，位于所述介质层中且所述空腔的上方，所述感测元件与所述互连电路
电连接。
[0019]本专利技术还提供一种半导体器件的封装结构，包括如上所述的半导体器件，还包括：
[0020]电连接部，所述电连接部包括贯穿所述第一基底的导电插塞，所述导电插塞的一端与外部电路电连接，另一端与所述互连电路电连接；
[0021]封盖基板，所述封盖基板与所述第一基底键合连接。
[0022]本专利技术的方法有益效果在于：
[0023]通过提供带有读出电路和空腔的第一衬底并在空腔中填充第一牺牲层，再在第一衬底上形成感测元件的工艺并实现电连接，能够在同一晶圆工艺平台上完成读出电路与感测元件两种不同制作工艺的集成，避免了通过打线将其键合在一起，减小了半导体器件的体积并避免了由于打线而产生的噪声；
[0024]另外，本专利技术在制作的过程中不需要同时兼顾感测元件及第一衬底内形成的CMOS器件，降低了开发难度并缩短了开发周期。
[0025]进一步的，通过采用第一牺牲层填充第一衬底的空腔的工艺，能够降低SOI衬底键合至第一衬底之后去除第二介质层和第二基底，并形成感测元件的工艺难度。
[0026]进一步的，通过SOI衬底键合至第一衬底上，而后去除SOI衬底的第二基底及第二介质层，在第一衬底的表面留下Si薄膜，解决第一衬底内做好互连电路等金属后不能高温淀积硅薄膜的技术问题。
[0027]进一步的，通过在第一衬底上形成第二牺牲层，使得形成在第二牺牲层上的吸收层独立，能够最大化吸收面积，提高吸收能力，最终提高响应率。
[0028]进一步的，SOI衬底与第一衬底先键合，然后在第一介质层上形成热电堆，最后将热电堆与互连电路电连接，解决了晶圆级大面积在互连时产生键合空连的技术问题。
[0029]进一步的，热电堆与互连电路电连接的过程中形成第四介质层和第五介质层，用于将导电部件与外部绝缘，能够提高器件的性能与可靠性。
[0030]进一步的，空腔的厚度为红外线波长的1/4，能够将吸收的红外线充分反射，提高红外线的吸收率。
[0031]进一步的，所述吸收层与热电堆的热端之间通过支撑层连接，利于将热量传输给热电堆的热端，而所述吸收层与热电堆的冷端以及其他区域通过隔热间隙隔离，避免热量传递至冷端，可以最大程度提高吸收层的面积，提高吸收效率，从而半导体器件的灵敏度。
[0032]本专利技术的装置具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本专利技术的特定原理。
附图说明
[0033]通过结合附图对本专利技术示例性实施例进行更详细的描述，本专利技术的上述以及其它目的、特征和优势将变得更加明显，在本专利技术示例性实施例中，相同的参考标号通常代表相同部件。
[0034]图1至图12b是本专利技术一实施例半导体器件的形成方法的结构示意图；。
[0035]图13是本专利技术一实施例半导体器件的封装结构的结构示意图。
[0036]附图标记：10、介质层；100、第一基底；101、第一介质层；102、第三介质层；103、第
四介质层；104、第五介质层；105、释放通道；110、热反射层；120、互连电路；130、空腔；160、导电插塞；132、第二牺牲层；1321、支撑孔；210、电连接结构；203＇、第一部件材料层；203、第一部件；204、第二部件；211、第一插塞；212、第二插塞；213第三插塞；140、支撑层；140a、支撑部；140b、悬空部；141、吸收层；150、隔热间隙；300、封盖基板；401、冷端；4011、互连区域；402、热端。
具体实施方式
[0037]以下结合附图和具体实施例对本专利技术作进一步详细说明。根据下面的说明和附图，本专利技术的优点和特征将更清楚，然而，需说明的是，本专利技术技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0038]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在..本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供第一衬底，所述第一衬底包括含有读出电路的第一基底，以及第一基底上具有互连电路的第一介质层，所述互连电路连接所述读出电路，所述第一介质层设有空腔；在所述空腔中填充第一牺牲层；在所述第一衬底上形成感测元件，所述感测元件与所述互连电路电连接；释放所述第一牺牲层。2.根据权利要求1所述的一种半导体器件的制作方法，其特征在于，所述空腔的形成方法包括：提供所述第一基底，所述第一基底包括读出电路；在所述第一基底上形成第一介质层，再在第一介质层内形成互连电路；或，在所述第一基底上形成多层子介质层，在子介质层之间形成子互连电路，所述子互连电路相互连通，所述多层子介质层形成所述第一介质层；刻蚀所述第一介质层形成所述空腔。3.根据权利要求1所述的一种半导体器件的制作方法，其特征在于，所述空腔的厚度为1/4λ，其中λ为红外线的波长。4.根据权利要求1所述的一种半导体器件的制作方法，其特征在于，所述感测元件包括第一部件和第二部件，所述第一部件为单晶硅薄膜或多晶硅薄膜。5.根据权利要求4所述的一种半导体器件的制作方法，其特征在于，所述感测元件包括热电堆。6.根据权利要求5所述的一种半导体器件的制作方法，其特征在于，所述热电堆的形成方法包括：形成所述第一牺牲层之后，在所述第一介质层上形成第三介质层，所述第三介质层覆盖所述第一牺牲层，在所述第一衬底上键合第二衬底，所述第二衬底依次包括第二基底、第二介质层和第一部件材料层；所述第一衬底与所述第二衬底键合之后，所述第一部件材料层位于所述第一衬底上，去除所述第二基底和所述第二介质层；刻蚀所述第一部件材料层，形成所述第一部件；在所述第一衬底上形成第二部件材料层，刻蚀所述第二部件材料层，形成所述第二部件，所述热电堆包括所述第一部件和所述第二部件。7.根据权利要求5所述的一种半导体器件的制作方法，其特征在于，所述热电堆的形成方法包括：形成所述第一牺牲层之后，在所述第一介质层上形成第三介质层，所述第三介质层覆盖所述第一牺牲层，在所述第一衬底上键合第二衬底，所述第二衬底依次包括第二基底、第二介质层以及形成在所述第二介质层上的第一部件和第二部件；第一衬底与第二衬底键合之后，所述第一部件和所述第二部件位于所述第一衬底上，去除所述第二基底和所述第二介质层；所述热电堆包括所述第一部件和所述第二部件。8.根据权利要求6或7所述的一种半导体器件的制作方法，其特征在于，所述第二部件的材料为半导体、金属以及有机导电薄膜中的任一种。
9.根据权利要求6或7所述的一种半导体器件的制作方法，其特征在于，所述热电堆与所述互连电路电连接包括：形成所述第一部件和所述第二部件之后，在所述第三介质层上形成第四介质层，所述第四介质层覆盖所述第一部件和所述第二部件，所述热电堆包括所述第一部件和所述第二部件；所述热电堆通过电连接结构与所述互连电路连接；热电堆与所述互连电路电连接之后，在所述第四介质层上形成第五介质层，所述第五介质层覆盖所述热电堆和所述电连接结构。10.根据权利要求9所述的一种半导体器件的制作方法，其特征在于，所述热电堆与所述互连电路电连接之后，包括：在所述第五介质层的上表面形成延伸至所述第一牺牲层的释放通道；在所述第五介质层上形成第二...

【专利技术属性】
技术研发人员：韩凤芹，黄河，向阳辉，刘孟彬，周强，张镭，任黎明，
申请(专利权)人：中芯集成电路宁波有限公司，
类型：发明
国别省市：