基于全MOSFET管低温漂、自校准的带隙基准电路系统技术方案

本发明专利技术公开了一种全MOSFET管低温漂、自校准的带隙基准电路系统，包括：启动电路、VCTAT产生电路、VPTAT产生电路、高温补偿电路、低温补偿电路，其中，自启动电路用于启动带隙基准电路系统，VPTAT产生电路用于产生正温度系数的电压，VCTAT产生电路用于产生负温度系数的电压，温度补偿电路包括高温补偿电路和低温补偿电路，并用于对带隙基准电路系统在高低温度时的输出电压进行补偿。本发明专利技术能使得带隙基准电路在一个较大的温度范围内实现高精度低功耗。耗。耗。

【技术实现步骤摘要】
基于全MOSFET管低温漂、自校准的带隙基准电路系统


[0001]本专利技术涉及集成电路
中的带隙基准电路，特别涉及高精度、低功耗、低温漂带隙基准电路。

技术介绍

[0002]在模拟集成电路中，带隙基准电路因为随温度变化非常小而应用非常广泛。基准电路对电路系统至关重要，为系统中的其他电路提供精确而稳定的参考电压/电流，系统中绝大部分电路的电流源均以基准电路的输出作为参考。传统的带隙基准电路如图2所示，其包括运算放大器A1、三个PMOS管构成的电流镜、三个BJT管以及两个电阻R1与R2。
[0003]双极型晶体管(BJT)的基极
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发射极电压(VBE)与绝对温度成反比；在不同电流密度下，两个双极型晶体管的电压差ΔVBE又与绝对温度成正比。故此可通过一定的比例系数α、β加权使正负温度漂移相互抵消，从而得到在某一温度下具有零温度系数的电压基准。这一过程可用如下公式表述：
[0004]VREF＝aVBE+βΔVBE
[0005][0006]VREF为输出基准电压，VBE是三极管Q的基极与发射极之间的电压，VT为热电压，n是三极管Q2与Q1的个数比例。
[0007]传统的带隙基准源基于双极晶体管与运算放大器，产生的功耗较高，不满足当今高集成度的发展现状。由此亚阈值全CMOS带隙基准电路成为一个重要方向，通过产生正温度系数的电流PTAT与正温度系数的电流CTAT模块提供偏置电流。但这样的带隙基准源仅能提供一个较小的且温度系数较高的参考电压。LiY在A30 nA,6.6ppm/℃,highPSRR subthreshold CMOS voltage reference文献提到的电路功耗较低，且温度系数低至6.6ppm/℃，但输出的参考电压很小。OSAKI Y在1.2
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V supply,100
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nW,1.09
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V bandgap and 0.7
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V supply,52.5
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nW,0.55
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V subbandgap reference circuits for nanowatt CMOS LSIs[J]中的结构功耗低至100nW，但具有较大的温度系数。

技术实现思路

[0008]本专利技术为了解决上述现有技术存在的不足之处，提出一种基于全MOSFET管低温漂、自校准的带隙基准电路系统，以期能使得带隙基准电路在一个较大的温度范围内实现高精度低功耗。
[0009]本专利技术为达到上述专利技术目的，采用如下技术方案：
[0010]本专利技术一种全MOSFET管低温漂、自校准的带隙基准电路系统的特点包括：自启动电路、VCTAT产生电路、VPTAT产生电路、温度补偿电路；
[0011]所述自启动电路用于启动所述带隙基准电路系统，并包括：第19～22PMOS晶体管MP19～MP22、第12～14NMOS晶体管MN12～MN14；
[0012]其中，第19～21PMOS晶体管MP19～MP21的栅极接地；
[0013]所述第19～21PMOS晶体管MP19～MP21的漏极与源极之间为串联结构；
[0014]第19PMOS晶体管MP19的源极接VDD电源；
[0015]第12NMOS晶体管MN12的漏极与自身的栅极相连、再与第21PMOS晶体管MP21的漏极相连，第12NMOS晶体管MN12的栅极分别与第13NMOS晶体管MN13的栅极、第14NMOS晶体管MN14的漏极相连，第13NMOS晶体管MN13的漏极与第22PMOS晶体管MP22的栅极相连，第22PMOS晶体管MP22的栅极与第14NMOS晶体管MN14的栅极相连并接入正温度系数电压PTAT；第22PMOS晶体管MP22的源端接VDD电源，第12～14NMOS晶体管MN12～MN14的源极均接地；
[0016]所述VPTAT产生电路用于产生正温度系数的电压，并包括：第1～4NMOS晶体管、第1～8PMOS晶体管MP1～MP8、第一电阻R1；其中，第7PMOS晶体管MP7的栅极与第13NMOS晶体管MN13的漏极相连；
[0017]第1PMOS晶体管MP1、第3PMOS晶体管MP3、第5PMOS晶体管MP5、第7PMOS晶体管MP7的源极均接VDD电源；第1PMOS晶体管MP1的栅极与第3PMOS晶体管MP3的栅极相连，第5PMOS晶体管MP5的栅极与第7PMOS晶体管MP7的栅极相连，第2PMOS晶体管MP2的栅极与第4PMOS晶体管MP4的栅极相连，第6PMOS晶体管MP6的栅极与第8PMOS晶体管MP8的栅极相连；第2PMOS晶体管MP2、第4PMOS晶体管MP4、第6PMOS晶体管MP6、第8PMOS晶体管MP8的漏极分别接第1～4NMOS晶体管MN1～MN4的漏极；第2PMOS晶体管MP2、第4PMOS晶体管MP4、第6PMOS晶体管MP6、第8PMOS晶体管MP8的源极分别与第1PMOS晶体管MP1、第3PMOS晶体管MP3、第5PMOS晶体管MP5、第7PMOS晶体管MP7的漏极相连；
[0018]第1～2NMOS晶体管MN1～MN2的源极相连后经过所述第一电阻R1再接地，第3～4NMOS晶体管MN3～MN4的源极接地，第1NMOS晶体管MN1的栅极接负温度系数电压VCTAT，第4NMOS晶体管MN4的栅极接基准电压VREF；第2、4NMOS晶体管MN2、MN4、第2、6PMOS晶体管MP2、MP6的栅极和漏极相连；从而由第1～4PMOS晶体管MP1～MP4、第5～8PMOS晶体管MP5～MP8组成两组自偏置电流镜结构；
[0019]所述VCTAT产生电路用于产生负温度系数的电压，并包括：第5～7NMOS晶体管MP5～MP7，第9～10PMOS晶体管MP9～MP10，第二电阻R2；
[0020]其中，第9PMOS晶体管MP9的源极接VDD电源，第9PMOS晶体管MP9的栅极接入负温度系数电压VPTAT1，第9PMOS晶体管MP9的漏极分别接第5NMOS晶体管MN5的漏极和栅极以第6NMOS晶体管MN6的栅极；
[0021]第10PMOS晶体管MP10的源极接VDD电源、栅极接入负温度系数电压VCTAT、漏极与第7NMOS晶体管MN7漏极相连；
[0022]第5NMOS晶体管M5的源极分别连接第6NMOS晶体管MN6的漏极与第7NMOS晶体管MN7的栅极；
[0023]第6NMOS晶体管MN6源极接地，第7NMOS晶体管MN7的漏极与第10PMOS晶体管MP10漏极相连，第7NMOS晶体管MN7的源极连接第二电阻R2后接地，负温度系数电压VCTATC从第7NMOS晶体管MN7源端产生；
[0024]所述温度补偿电路包括高温补偿电路和低温补偿电路，并用于对带隙基准电路系统在高低温度时的输出电压进行补偿；
[0025]其中，所述高温补偿电路包括：第15～18PMOS晶体管MP15～MP18以及第10～
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【技术保护点】

【技术特征摘要】
1.一种全MOSFET管低温漂、自校准的带隙基准电路系统，其特征包括：自启动电路、VCTAT产生电路、VPTAT产生电路、温度补偿电路；所述自启动电路用于启动所述带隙基准电路系统，并包括：第19～22PMOS晶体管MP19～MP22、第12～14NMOS晶体管MN12～MN14；其中，第19～21PMOS晶体管MP19～MP21的栅极接地；所述第19～21PMOS晶体管MP19～MP21的漏极与源极之间为串联结构；第19PMOS晶体管MP19的源极接VDD电源；第12NMOS晶体管MN12的漏极与自身的栅极相连、再与第21PMOS晶体管MP21的漏极相连，第12NMOS晶体管MN12的栅极分别与第13NMOS晶体管MN13的栅极、第14NMOS晶体管MN14的漏极相连，第13NMOS晶体管MN13的漏极与第22PMOS晶体管MP22的栅极相连，第22PMOS晶体管MP22的栅极与第14NMOS晶体管MN14的栅极相连并接入正温度系数电压PTAT；第22PMOS晶体管MP22的源端接VDD电源，第12～14NMOS晶体管MN12～MN14的源极均接地；所述VPTAT产生电路用于产生正温度系数的电压，并包括：第1～4NMOS晶体管、第1～8PMOS晶体管MP1～MP8、第一电阻R1；其中，第7PMOS晶体管MP7的栅极与第13NMOS晶体管MN13的漏极相连；第1PMOS晶体管MP1、第3PMOS晶体管MP3、第5PMOS晶体管MP5、第7PMOS晶体管MP7的源极均接VDD电源；第1PMOS晶体管MP1的栅极与第3PMOS晶体管MP3的栅极相连，第5PMOS晶体管MP5的栅极与第7PMOS晶体管MP7的栅极相连，第2PMOS晶体管MP2的栅极与第4PMOS晶体管MP4的栅极相连，第6PMOS晶体管MP6的栅极与第8PMOS晶体管MP8的栅极相连；第2PMOS晶体管MP2、第4PMOS晶体管MP4、第6PMOS晶体管MP6、第8PMOS晶体管MP8的漏极分别接第1～4NMOS晶体管MN1～MN4的漏极；第2PMOS晶体管MP2、第4PMOS晶体管MP4、第6PMOS晶体管MP6、第8PMOS晶体管MP8的源极分别与第1PMOS晶体管MP1、第3PMOS晶体管MP3、第5PMOS晶体管MP5、第7PMOS晶体管MP7的漏极相连；第1～2NMOS晶体管MN1～MN2的源极相连后经过所述第一电阻R1再接地，第3～4NMOS晶体管MN3～MN4的源极接地，第1NMOS晶体管MN1的栅极接负温度系数电压VCTAT，第4NMOS晶体管MN4的栅极接基准电压VREF；第2、4NMOS晶体管MN2、MN4、第2、6PMOS晶体管MP2、MP6的栅极和漏极相连；从而由第1～4PMOS晶体管MP1～MP4、第5～8PMOS晶体管MP5～MP8组成两组自偏置电流镜结构；所述VCTAT产生电路用于产生负温度系数的电压，并包括：第5～7NMOS晶体管MP5～MP7，第9～10PMOS晶体管MP9～MP10，第二电阻R2；其中，第9PMOS晶体管MP9的源极接VDD电源，第9PMOS晶体管MP9的栅极接入负温度系数电压VPTAT1，第9PMOS晶体管MP9的漏极分别接第5NMOS晶体管MN5的漏极和栅极以第6NMOS晶体管MN6的栅极；第10PMOS晶体管MP10的源极接VDD电源、栅极接入负温度系数电压VCTAT、漏极与第7NMOS晶体管MN7漏极相连；第5NMOS晶体管M5的源极分别连接第6NMOS晶体管MN6的漏极与第7NMOS晶体管MN7的栅极；第6NMOS晶体管MN6源极接地，第7NMOS晶体管MN7的漏极与第10PMOS晶体管MP10漏极相连，第7NMOS晶体管MN7的源极连接第二电阻R2后接地，负温度系数电压VCTATC从第7NMOS晶
体管MN7源端产生；所述温度补偿电路包括高温补偿电路和低温补偿电路，并用于对带隙基准电路系统在高低温度时的输出电压进行补偿；其中，所述高温补偿电路包括：第15～18PMOS晶体管MP15～MP18以及...

【专利技术属性】
技术研发人员：陈红梅，张博皓，王润璋，李澄悦，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：