本发明专利技术公开了一种基于FPGA的半并行SC译码器实现方法及系统，该方法包括：设定译码器的参数并初始化部分和更新模块和反序重排模块，得到初始化后的译码器；基于初始化后的译码器，处理单元组对处理单元进行译码运算，并根据运算结果进行比特判决，得到判决结果；根据判决结果对译码器的部分和更新模块依次进行更新与重排序处理，输出译码结果。该系统包括：初始化模块、判决模块和更新模块。通过使用本发明专利技术，能够在简化半并行SC译码器结构的同时实现更好的译码结果。本发明专利技术作为一种基于FPGA的半并行SC译码器实现方法及系统，可广泛应用于信道编码技术领域。于信道编码技术领域。于信道编码技术领域。
【技术实现步骤摘要】
一种基于FPGA的半并行SC译码器实现方法及系统
[0001]本专利技术涉及信道编码
，尤其涉及一种基于FPGA的半并行SC译码器实现方法及系统。
技术介绍
[0002]极化码是由E.Arikan在2007年提出的一种信道编码技术；该编码技术是目前唯一被证明信道容量可达的信道编码技术，极化码具有以下一些优点：具有精细的码率调整机制、译码端表现较优的串行抵消译码算法因其递归特性很适合用硬件编程实现，并达到并行译码效果，后面也有人提出一种半并行SC译码器结构，在码长较长的情况下进一步减少例化的处理单元个数，以增加少量译码延迟的牺牲换取更少的硬件资源占用，但是他们的半并行SC译码器结构在译码过程中，难以实现译码器的部分和模块的生成，从而加大了半并行SC译码器结构的复杂性。
技术实现思路
[0003]为了解决上述技术问题，本专利技术的目的是提供一种基于FPGA的半并行SC译码器实现方法及系统，能够在简化半并行SC译码器结构的同时实现更好的译码结果。
[0004]本专利技术所采用的第一技术方案是：一种基于FPGA的半并行SC译码器实现方法，包括以下步骤：
[0005]设定译码器的参数并初始化部分和更新模块和反序重排模块，得到初始化后的译码器；
[0006]基于初始化后的译码器，处理单元组对处理单元进行译码运算，并根据运算结果进行比特判决，得到判决结果；
[0007]根据判决结果对译码器的部分和更新模块依次进行更新与重排序处理，输出译码结果。
[0008]进一步，所述设定译码器的参数并初始化部分和更新模块和反序重排模块，得到初始化后的译码器这一步骤，其具体包括：
[0009]设定译码器的参数，并设置系统的定点方案，所述译码器的参数包括待译码极化码的码长、待译码极化码的码率、译码器对应的系统时钟频率、每个时钟周期译码器输入的信道的位宽和译码器处理单元组中处理单元的个数；
[0010]根据译码器的参数，初始化译码器的部分和更新模块和反序重排模块，得到初始化后的部分和更新模块和初始化后的反序重排模块；
[0011]根据译码器的参数，对译码器的存储模块进行例化处理，并将译码器的对数似然比写入译码器的存储模块；
[0012]根据译码器的对数似然比，对译码器的处理单元组进行使能处理，得到初始化后的译码器。
[0013]进一步，所述根据译码器的参数，初始化译码器的部分和更新模块和反序重排模
块，得到初始化后的部分和更新模块和初始化后的反序重排模块这一步骤，其具体包括：
[0014]根据译码器的参数，通过跳转列序计算方法对译码比特索引进行计算，得到比特索引的列序号；
[0015]根据译码器的参数，对译码器的极化码进行构造，得到译码器的冻结比特索引；
[0016]根据译码比特索引初始化译码器的部分和更新模块和反序重排模块，得到初始化后的部分和更新模块和初始化后的反序重排模块。
[0017]进一步，所述基于初始化后的译码器，处理单元组对处理单元进行译码运算，并根据运算结果进行比特判决，得到判决结果这一步骤，其具体包括：
[0018]基于初始化后的译码器，处理单元组根据处理单元的列序号判断进行多少个时钟周期的计算并激活处理单元；
[0019]通过当前执行指示函数的值对处理单元组在该时钟周期下的执行函数进行判断，并选择对应的执行函数；
[0020]所述对应的执行函数包括f函数和g函数；
[0021]根据执行函数，对处理单元组在该时钟周期下的对数似然比进行计算，输出对数似然比的值；
[0022]基于冻结比特索引，根据对数似然比的值对当前译码比特索引进行判决，得到判决结果。
[0023]进一步，所述当前执行指示函数具体如下所示：
[0024][0025]上式中，B(l,i)表示处理单元组的当前执行函数，l表示处理单元当前的比特索引列序号，i表示译码比特索引。
[0026]进一步，所述基于冻结比特索引，根据对数似然比的值对当前译码比特索引进行判决，得到判决结果这一步骤，其具体包括：
[0027]对当前译码比特索引进行判断；
[0028]判断到当前译码比特索引属于冻结比特索引，输出判决结果为“0”；
[0029]判断到当前译码比特索引不属于冻结比特索引且处理单元的列序号为“0”时，对对数似然比的值的最高位进行判断；
[0030]判断到对数似然比的值的最高位为“0”，输出判决结果为“0”；
[0031]判断到对数似然比的值的最高位不为“0”，输出判决结果为“1”。
[0032]进一步，所述执行函数的g函数如下所示：
[0033][0034]上式中，表示对应的部分和，LLR表示对数似然比。
[0035]进一步，所述根据判决结果对译码器的部分和更新模块依次进行更新与重排序处理，输出译码结果这一步骤，其具体包括：
[0036]根据判决结果，更新初始化后的部分和更新模块，得到使能值；
[0037]基于使能值对初始化后的反序重排模块进行使能处理；
[0038]判断到反序重排模块被使能，对初始化后的部分和更新模块的输出值进行重排序
处理，得到译码结果。
[0039]进一步，所述更新初始化后的部分和更新模块的具体更新算法如下所示：
[0040][0041][0042]上式中，上式中，表示代表在部分和更新模块里面比特索引i
N
对应的一个寄存器组，位宽是N/2个比特，表示部分和更新模块里面比特索引i
N
+1对应的寄存器组，i表示寄存器G和r里面的索引，表示“异或”运算，表示比特索引i
N
对应的比特判决结果，表示一个位宽为N/2的寄存器。
[0043]本专利技术所采用的第二技术方案是：一种基于FPGA的半并行SC译码器实现系统，包括：
[0044]初始化模块，用于设定译码器的参数并初始化部分和更新模块和反序重排模块，得到初始化后的译码器；
[0045]判决模块，基于初始化后的译码器，处理单元组对处理单元进行译码运算，并根据运算结果进行比特判决，得到判决结果；
[0046]更新模块，用于根据判决结果对译码器的部分和更新模块依次进行更新与重排序处理，输出译码结果。
[0047]本专利技术方法及系统的有益效果是：本专利技术针对现有的半并行SC译码器，通过处理单元组的当前执行指示函数对半并行SC译码器内部的部分和模块进行更新处理，优化了现有的半并行SC译码器的结构，对译码比特索引进行比特判决，能够输出更好的译码结果。
附图说明
[0048]图1是本专利技术一种基于FPGA的半并行SC译码器实现方法的步骤流程图；
[0049]图2是本专利技术一种基于FPGA的半并行SC译码器实现系统的结构框图；
[0050]图3是本专利技术优化后的半并行SC译码器结构示意图；
[0051]图4是本专利技术更新后的部分和更新模块结构示意本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的半并行SC译码器实现方法，其特征在于，包括以下步骤：设定译码器的参数并初始化部分和更新模块和反序重排模块，得到初始化后的译码器；基于初始化后的译码器，处理单元组对处理单元进行译码运算，并根据运算结果进行比特判决，得到判决结果；根据判决结果对译码器的部分和更新模块依次进行更新与重排序处理，输出译码结果。2.根据权利要求1所述一种基于FPGA的半并行SC译码器实现方法，其特征在于，所述设定译码器的参数并初始化部分和更新模块和反序重排模块，得到初始化后的译码器这一步骤，其具体包括：设定译码器的参数，并设置系统的定点方案，所述译码器的参数包括待译码极化码的码长、待译码极化码的码率、译码器对应的系统时钟频率、每个时钟周期译码器输入的信道的位宽和译码器处理单元组中处理单元的个数；根据译码器的参数，初始化译码器的部分和更新模块和反序重排模块，得到初始化后的部分和更新模块和初始化后的反序重排模块；根据译码器的参数，对译码器的存储模块进行例化处理，并将译码器的对数似然比写入译码器的存储模块；根据译码器的对数似然比，对译码器的处理单元组进行使能处理，得到初始化后的译码器。3.根据权利要求2所述一种基于FPGA的半并行SC译码器实现方法，其特征在于，所述根据译码器的参数，初始化译码器的部分和更新模块和反序重排模块，得到初始化后的部分和更新模块和初始化后的反序重排模块这一步骤，其具体包括：根据译码器的参数，通过跳转列序计算方法对译码比特索引进行计算，得到比特索引的列序号；根据译码器的参数，对译码器的极化码进行构造，得到译码器的冻结比特索引；根据译码比特索引初始化译码器的部分和更新模块和反序重排模块，得到初始化后的部分和更新模块和初始化后的反序重排模块。4.根据权利要求3所述一种基于FPGA的半并行SC译码器实现方法，其特征在于，所述基于初始化后的译码器，处理单元组对处理单元进行译码运算，并根据运算结果进行比特判决，得到判决结果这一步骤，其具体包括：基于初始化后的译码器，处理单元组根据处理单元的列序号判断进行多少个时钟周期的计算并激活处理单元；通过当前执行指示函数的值对处理单元组在该时钟周期下的执行函数进行判断，并选择对应的执行函数；所述对应的执行函数包括f函数和g函数；根据执行函数，对处理单元组在该时钟周期下的对数似然比进行计算，输出对数似然比的值；基于冻结比特索引，根据对数似然比的值对当前译码比特索引进行判决，得到判决结果。
5.根据权利要求4所述一种基于FPGA的半并行SC译码器实...
【专利技术属性】
技术研发人员：陈江健，陈翔，彭福洲，
申请(专利权)人：中山大学，
类型：发明
国别省市：
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