一种基于进位旁路加法器的存内计算装置制造方法及图纸

本发明专利技术涉及一种基于进位旁路加法器的存内计算装置，涉及存内计算领域，包括输入驱动模块、SRAM阵列、进位旁路加法器和多个D触发器，所述输入驱动模块用于为所述SRAM阵列中每行SRAM提供一个输入脉冲信号，各SRAM用于存储权重，各行SRAM中每个SRAM对应一个第一与门，各第一与门的第一输入端连接对应行的输入脉冲信号，各第一与门的第二输入端连接对应的SRAM的输出，各行第一与门的输出共线连接到所述进位旁路加法器的输入端，所述进位旁路加法器用于对所述SRAM阵列中各列第一与门输出的数据进行逐列相加，所述进位旁路加法器的输出连接各D触发器的输入。本发明专利技术提高了存内计算的加法速度。的加法速度。的加法速度。

【技术实现步骤摘要】
一种基于进位旁路加法器的存内计算装置


[0001]本专利技术涉及存内计算
，特别是涉及一种基于进位旁路加法器的存内计算装置。

技术介绍

[0002]在人工智能技术高速发展的今天，卷积神经网络作为一种高效且快速的神经网络类型而得到广泛的使用。但由于大量的数据交换需求，卷积神经网络在冯诺依曼体系下的效率较低。为了减少内存墙对性能的影响，基于卷积神经网络的存内计算技术应运而生。
[0003]然而，现今的绝大部分存内计算架构都采用了模拟电路的设计方法，受PVT效应（P是指process，是指芯片上单元的制造过程，工艺等；V是voltage，代表芯片上单元工作电压；T是temperature，代表芯片上单元的工作温度）的影响较大，且得到的MAC（乘累加）值不是全精度。这同样限制了卷积神经网络的准确性。

技术实现思路

[0004]本专利技术的目的是提供一种基于进位旁路加法器的存内计算装置，具有全精度的输出结果，且提高了存内计算的加法速度。
[0005]为实现上述目的，本专利技术提供了如下方案：一种基于进位旁路加法器的存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于进位旁路加法器的存内计算装置，其特征在于，包括输入驱动模块、SRAM阵列、进位旁路加法器和多个D触发器，所述输入驱动模块用于为所述SRAM阵列中每行SRAM提供一个输入脉冲信号，各SRAM用于存储权重，各行SRAM中每个SRAM对应一个第一与门，各第一与门的第一输入端连接对应行的输入脉冲信号，各第一与门的第二输入端连接对应的SRAM的输出，各行第一与门的输出共线连接到所述进位旁路加法器的输入端，所述进位旁路加法器用于对所述SRAM阵列中各列第一与门输出的数据进行逐列相加，所述进位旁路加法器的输出连接各D触发器的输入，所述D触发器用于寄存所述进位旁路加法器输出的计算结果。2.根据权利要求1所述的基于进位旁路加法器的存内计算装置，其特征在于，所述SRAM阵列为8行8列的SRAM阵列，各所述SRAM均为8晶体管存储单元。3.根据权利要求2所述的基于进位旁路加法器的存内计算装置，其特征在于，所述8晶体管存储单元包括管N1、管N2、管N3、管N4、管N5、管N6、管P1和管P2，管N1、管N2、管N3、管N4、管N5和管N6均为NMOS管，管P1和管P2均为PMOS管；管P1的栅极分别与管N1的栅极、管P2的漏极、管N2的漏极和管N4的漏极连接，管P2的栅极分别与管N2的栅极、管P1的漏极、管N1的漏极和管N3的漏极连接，管P1的源极和管P2的源极均与电源VDD连接，管N3的栅极和管N4的栅极均连接字线WL，管N3的源极连接位线BL，管N4的源极连接位线BLB，管N1的源极和管N2的源极均接公共端VSS，管N5的栅极连接管N2的漏极，管N5的漏极连接管N6的漏极，管N5的源极接所述公共端VSS，管N6的栅极连接读字线RWL，管N6的源极连接读位线RBLB，读位线RBLB为所述8晶体管存储单元的输出。4.根据权利要求2所述的基于进位旁路加法器的存内计算装置，其特征在于，所述进位旁路加法器包括第一进位旁路加法器模块、第二进位旁路加法器模块、第三进位旁路加法器模块和第四进位旁路加法器模块；所述第一进位旁路加法器模块、所述第二进位旁路加法器模块、所述第三进位旁路加法器模块和所述第四进位旁路加法器模块均包括进位输入端、第一加数输入端，第二加数输入端、进位输出端以及和输出端，所述第一进位旁路加法器模块的进位输出端连接第二加数输入端的进位输入端，所述第二进位旁路加法器模块的进位输出端连接第三加数输入端的进位输入端，所述第三进位旁路加法器模块的进位输出端连接第四加数输入端的进位输入端；所述第一进位旁路加法器模块、所述第二进位旁路加法器模块、...

【专利技术属性】
技术研发人员：乔树山，曹景楠，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：