深度计算处理器互连总线测试夹具及系统技术方案

本实用新型专利技术提供一种深度计算处理器互连总线测试夹具及系统。测试夹具包括：夹具基板，夹具基板下表面设置有引脚阵列，与真实深度计算处理器的引脚排布方式相同；夹具基板的上表面设置有阵列设置的多个连接器，该多个连接器与引脚阵列通过夹具基板内的金属互连线电连接。本实用新型专利技术提供的测试夹具能够模拟真实的深度计算处理器，并将互连总线信号扇出，便于信号测量。信号测量。信号测量。

【技术实现步骤摘要】
深度计算处理器互连总线测试夹具及系统


[0001]本技术涉及高速互连总线测试
，尤其涉及一种深度计算处理器互连总线测试夹具及系统。

技术介绍

[0002]多路深度计算处理器系统包含中央处理器CPU、系统主板、多个深度计算板卡，多个深度计算板卡通过板卡连接器插到系统主板上。在每个深度计算板卡上都有一个深度计算处理器，这些深度计算处理器之间信息交换就需要用到高速互连总线。高速互连总线信号质量的优劣在一定程度上就影响了整个多路深度计算处理器系统的性能，所以对于高速互连总线信号测量，是一个必不可少但实际比较困难的需求。
[0003]目前业界对于深度计算处理器高速互连总线信号的测量技术，主要采用探针点测的方式，就是在互连总线的链路上预留一个测试点，或者通过过孔等方式，将探棒焊接在测试点上，再通过示波器进行信号测量。这种测量方式，因为测试点不在终端，而是在链路中间，无法真正复原信号的实际情况，而且信号速率越来越高，探棒的带宽已经无法满足测量需求，所以常常无法准确的测试实际信号质量。

技术实现思路

[0004]为解决上述问题，本技术提供一种深度计算处理器互连总线测试夹具及系统，能够准确测量互连总线信号质量。
[0005]第一方面，本技术提供一种深度计算处理器互连总线测试夹具，包括：
[0006]夹具基板，所述夹具基板下表面设置有引脚阵列，所述引脚阵列的排布方式与真实深度计算处理器的引脚排布方式相同；
[0007]所述夹具基板的上表面设置有阵列设置的多个连接器，所述连接器用于扇出深度计算处理器互连总线信号；
[0008]所述连接器与所述引脚阵列通过所述夹具基板内的金属互连线电连接。
[0009]可选地，所述夹具基板为多层PCB板，厚度与真实深度计算处理器封装基板的厚度相同。
[0010]可选地，所述引脚阵列为BGA封装或者LGA封装。
[0011]可选地，所述连接器为SMP转接头或者SMA转接头。
[0012]可选地，所述夹具基板内的金属互连线被配置为与真实深度计算处理器封装基板内走线的损耗、串扰和阻抗参数一致。
[0013]第二方面，本技术提供一种深度计算处理器互连总线测试系统，包括：
[0014]系统主板，所述系统主板上设置有主处理器以及多个板卡连接器，每个板卡连接器插接一个深度计算板卡，其中一个深度计算板卡上安装有真实深度计算处理器，其余深度计算板卡上安装有如第一方面提供的深度计算处理器互连总线测试夹具；
[0015]上位机，与安装有真实深度计算处理器的深度计算板卡通信连接，用于控制所述
真实深度计算处理器发出测试信号，所述测试信号经深度计算处理器互连总线传输至其余深度计算板卡上的深度计算处理器互连总线测试夹具，最终由测试夹具上的连接器扇出；
[0016]示波器，所述示波器的探针连接于所述深度计算处理器互连总线测试夹具的连接器，用于获取所述连接器扇出的测试信号。
[0017]本技术提供的一种深度计算处理器互连总线测试夹具及系统，利用测试夹具代替接收端的深度计算处理器，完全复制信号传输的整个链路，保证测量至信号链路的最终端，准确测量出高速互连总线的信号质量。通过测量数据进行优化系统链路，保证整个系统的性能。
附图说明
[0018]图1为本技术一实施例深度计算处理器互连总线测试夹具的剖面视图；
[0019]图2为本技术一实施例深度计算处理器互连总线测试夹具的俯视图；
[0020]图3为本技术一实施例深度计算处理器互连总线测试系统的组成框图。
具体实施方式
[0021]为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0022]下面结合附图，对本技术的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
[0023]本技术实施例提供一种深度计算处理器互连总线测试夹具，该测试夹具可以模拟真实的深度计算处理器。图1示出了深度计算处理器互连总线测试夹具11的剖面示意图。另外，图2示出了深度计算处理器互连总线测试夹具11的俯视图。
[0024]参考图1和图2，深度计算处理器互连总线测试夹具11包括夹具基板111，在夹具基板111下表面设置有引脚阵列112，引脚阵列112的排布方式与真实深度计算处理器的引脚排布方式相同。夹具基板111的上表面设置有阵列设置的多个连接器113，该连接器113用于扇出深度计算处理器互连总线信号。连接器113与引脚阵列112通过夹具基板111内的金属互连线114电连接。
[0025]具体地，夹具基板111为多层PCB板，厚度与真实深度计算处理器封装基板的厚度相同。引脚阵列112的封装形式为BGA封装(球栅阵列封装)或者LGA封装(栅格阵列封装)。测试夹具11扇出深度计算处理器高速互连总线，且与示波器探棒有很好的连接可测性，连接器113可以使用高速信号专用测试的SMP转接头或者SMA转接头。夹具基板111的引脚阵列112，经过夹具基板内金属互连线114，在PCB板顶层引出可与测试设备连接的连接器113。
[0026]为了最大限度的还原深度计算处理器互连总线在真实深度计算处理器内部的走线，保持夹具基板内的金属互连线与真实深度计算处理器封装基板内走线的损耗、串扰和阻抗参数一致。通过仿真软件需要将真实深度计算处理器封装基板的高速互连总线信号的S参数进行提取，再对深度计算处理器高速互连总线测试夹具的走线的S参数也进行提取，
通过不断优化夹具基板的走线方式，达到最佳拟合S参数一致，在有效频点内的误差不超过5％。
[0027]本技术实施例提供的深度计算处理器互连总线测试夹具，利用测试夹具代替接收端的深度计算处理器，完全复制信号传输的整个链路，保证测量至信号链路的最终端，准确测量出高速互连总线的信号质量。通过测量数据进行优化系统链路，保证整个系统的性能。
[0028]另一方面，本技术实施例提供一种深度计算处理器互连总线测试系统，图3示出了该测试系统的组成框图。如图3所示，该测试系统包括：系统主板30、上位机40和示波器50，在系统主板30上设置有主处理器301以及多个板卡连接器302，图3仅示出了两个板卡连接器进行说明。每个板卡连接器302分别插接一个深度计算板卡，其中一个深度计算板卡20上安装有真实深度计算处理器21，另一个深度计算板卡10上安装上述实施例提供的深度计算处理器互连总线测试夹具11。深度计算板卡20和深度计算板卡10之间通过高速互连总线连接。
[0029]上位机40与安装有真实深度计算处理器的深度计算板卡20的接口通信连接，用本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种深度计算处理器互连总线测试夹具，其特征在于，包括：夹具基板，所述夹具基板下表面设置有引脚阵列，所述引脚阵列的排布方式与真实深度计算处理器的引脚排布方式相同；所述夹具基板的上表面设置有阵列设置的多个连接器，所述连接器用于扇出深度计算处理器互连总线信号；所述连接器与所述引脚阵列通过所述夹具基板内的金属互连线电连接。2.根据权利要求1所述的深度计算处理器互连总线测试夹具，其特征在于，所述夹具基板为多层PCB板，厚度与真实深度计算处理器封装基板的厚度相同。3.根据权利要求1所述的深度计算处理器互连总线测试夹具，其特征在于，所述引脚阵列为BGA封装或者LGA封装。4.根据权利要求1所述的深度计算处理器互连总线测试夹具，其特征在于，所述连接器为SMP转接头或者SMA转接头。5.根据权利要求1所述的深度计算处理器互连总线测试夹具，其特征在于，所述夹具基板内的金属互连线被配置为与真实深度计算处理器封装基板内走线的损耗、串扰和阻抗参数一...

【专利技术属性】
技术研发人员：胡涛，杨晓君，程鹏，孙浩天，孙浩，
申请(专利权)人：海光信息技术股份有限公司，
类型：新型
国别省市：