电压模预加重均衡电路、SerDes发射机及芯片制造技术

本实用新型专利技术公开了一种电压模预加重均衡电路、SerDes发射机及芯片，该电路采用电压模架构，包括：驱动电路，用于将输入信号输送到信道上；预加重电路，用于在不压缩低频分量的前提下，增强高频分量。本实用新型专利技术采用预加重方案，通过叠加脉冲的方式提升高频分量的绝对幅度，实现了均衡强度与输出摆幅的解耦合，使得高频分量的调整不影响输出摆幅。本实用新型专利技术能够解除去加重均衡中均衡强度对输出摆幅的影响，避免输出摆幅对线性度的制约，降低对尾电流的依赖以降低功耗。流的依赖以降低功耗。流的依赖以降低功耗。

【技术实现步骤摘要】
电压模预加重均衡电路、SerDes发射机及芯片


[0001]本技术涉及均衡电路
，具体涉及一种电压模预加重均衡电路、SerDes发射机及芯片。

技术介绍

[0002]高速SerDes(Serializer
‑
Deserializer，串行解串器)广泛应用在数据中心、高性能计算领域，负责处理器之间、处理器与存储器之间高速数据交互。发射机位于SerDes发射端，用于将低速并行信号转换为高速串行信号，然后发送至信道上。由于传输信道的趋肤效应、介质损耗等非理想效应，信号高频分量发生衰减，恶化信号质量，增大误码率。为保证信号传输质量，发射机通常在发送前对信号进行均衡，即预先增大高频分量，抵消信道衰减。
[0003]发射机均衡通常采用前馈均衡(Feed
‑
Forward Equalizer,FFE)架构，如图1所示。它在本质上相当于一个有限长单位冲激响应滤波器(Finite Impulse Response Filter，FIR)，在工作时将输入信号进行多次延迟(延迟时间为T)，然后对延迟后的数据按不同的权重求和(权重为α
‑1、α0、α1……
α
n
)，求和的数据流的个数称为抽头数，延迟的时间长度称为抽头间隔。传统结构通过调整抽头数量和权重来实现对信道衰减的补偿，然而由于其抽头间隔为固定的单位码元长度1UI(Unit Interval，码元长度)，因此无论如何调整，只能补偿奈奎斯特频带以内的信道衰减。
[0004]为解决上述问题，有人研究基于部分码元抽头间隔的前馈均衡器，其结构如图2所示。与图1所示的传统结构相比，主要区别在于其抽头间隔为可调的部分码元间隔(0＜β≤1)。仿真分析证明，该结构的频率补偿范围为f
Nyquist
/β，通过调整β可获得远超奈奎斯特频率的补偿范围。
[0005]当前基于部分码元抽头间隔的前馈均衡器主要基于CML架构(Current
‑
Mode Logic，电流模逻辑)，为便于说明，以两抽头为例，图3给出了其电路结构。该电路由1个主抽头和1个Post抽头组成，R
L
为负载电阻，Vop/Von为差分输出端，D1p/D1n为Post抽头的差分输入信号，D0p/D0n为主抽头的输入信号，主抽头和Post抽头尾电流之比为(1
‑
α1)/α1。Post抽头的输入信号落后于主抽头βT(T＝1UI，0＜β≤1)，延迟通过延迟单元产生，如图4所示。控制延迟单元即可实现对抽头间隔的调整，从而获得不同的频率补偿范围。
[0006]图3所示的结构存在以下缺点：(1)如图5所示，采用去加重均衡，即通过压缩低频分量来提升高频分量的相对幅度，均衡强度越强，低频分量压缩越严重，信号摆幅越小，严重时将恶化信号质量；(2)对于采用多电平调制的信号，输出摆幅的变化会通过沟道长度调制效应影响尾电流，变化的尾电流会引起信号电平的波动，进而恶化线性度，降低信噪比；(3)每个抽头对应一个尾电流源，功耗高。

技术实现思路

[0007]针对现有技术中基于CML架构的Fractional
‑
Spaced FFE存在的上述问题，本技术提供了一种电压模预加重均衡电路、SerDes发射机及芯片，目的是解除去加重均衡中
均衡强度对输出摆幅的影响，避免输出摆幅对线性度的制约，降低对尾电流的依赖以降低功耗。
[0008]为实现上述目的，本技术采用的技术方案是：
[0009]一方面，本技术提供一种电压模预加重均衡电路，所述电路采用电压模架构，包括：
[0010]驱动电路，用于将输入信号输送到信道上；
[0011]预加重电路，用于在不压缩低频分量的前提下，增强高频分量。
[0012]另一方面，本技术提供一种SerDes发射机，包括均衡电路，所述均衡电路为上述任一种电压模预加重均衡电路。
[0013]另一方面，本技术提供一种芯片，包括上述任一种电压模预加重均衡电路。
[0014]本技术采用电压模架构，相对于电流模架构，减小对电流源的依赖，降低功耗。本技术的预加重电路是直接在原始信号上叠加高频分量，增加的是高频分量的绝对值；传统的去加重电路是通过压缩低频分量、而不改变高频分量的方式，来提升高频分量的“相对幅度”。相对于现有技术，本技术具体以下有益技术效果：
[0015]1.相对CML架构基于部分码元抽头间隔的前馈均衡器(Fractional
‑
SpacedFFE)，本技术具有均衡强度不影响输出摆幅的优点。具体体现在：与当前CML架构的Fractional
‑
Spaced FFE采用去加重方案，通过压缩低频分量的方式提升高频分量的相对幅度不同，本技术采用预加重方案，通过叠加脉冲的方式提升高频分量的绝对幅度，实现了均衡强度与输出摆幅的解耦合，使得高频分量的调整不影响输出摆幅。
[0016]2.相对CML架构Fractional
‑
Spaced FFE，本技术具有低功耗优点。具体体现在：与当前CML架构Fractional
‑
Spaced FFE通过尾电流在负载电路产生压降来产生输出摆幅不同，本技术的输出摆幅为VDD/2,仅与电源电压有关。在输出相同摆幅时，本技术所需功耗仅为CML架构Fractional
‑
Spaced FFE的1/4，显著降低了功耗。
[0017]3.相对CML架构Fractional
‑
Spaced FFE，本技术具有在多电平调制下输出线性度高的优点。具体表现在：CML架构Fractional
‑
Spaced FFE通过改变尾电流在负载电阻中的分配实现不同输出电平，与此不同，本技术是通过电阻分压的方式产生不同输出电平，且电平间的间隔仅与电压电压相关，避免了由沟道长度调制效应引起的线性度恶化的问题。
附图说明
[0018]下面结合附图和具体实施方式对本技术作进一步详细的说明。
[0019]图1为传统前馈均衡器结构示意图；
[0020]图2为现有基于部分码元抽头间隔的前馈均衡器结构示意图；
[0021]图3为现有基于CML架构的基于部分码元抽头间隔的前馈均衡器电路图；
[0022]图4为图3所示现有基于CML架构的基于部分码元抽头间隔的前馈均衡器中产生延迟的延迟单元示意图；
[0023]图5为图3所示现有基于CML架构的基于部分码元抽头间隔的前馈均衡器的输出信号波形图；
[0024]图6为本技术实施例1的结构示意图；
[0025]图7为本技术实施例1的控制信号生成电路图；
[0026]图8为本技术实施例1的控制信号时序图；
[0027]图9为本技术实施例1的输出波形图；
[0028]图10为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.电压模预加重均衡电路，其特征在于，所述电路采用电压模架构，包括：驱动电路，用于将输入信号输送到信道上；预加重电路，用于在不压缩低频分量的前提下，增强高频分量。2.根据权利要求1所述的电压模预加重均衡电路，其特征在于，所述输入信号包括第一输入信号和第二输入信号，第一输入信号和第二输入信号为差分输入信号，第一反相器I1、第二反相器I2、第一电阻R1、第二电阻R2、负载组成驱动单元，负载两端为差分输出端；第一输入信号从第一反相器I1输入，第一反相器I1与第一电阻R1的第一端连接，第一电阻R1的第二端连接负载的第一端，第二输入信号从第二反相器I2输入，第二反相器I2与第二电阻R2的第一端连接，第二电阻R2的第二端连接负载的第二端。3.根据权利要求2所述的电压模预加重均衡电路，其特征在于，第一反相器I1与第一电阻R1串联支路的输出电阻与第二反相器I2与第二电阻R2串联支路的输出电阻相等，以实现阻抗匹配。4.根据权利要求2或3所述的电压模预加重均衡电路，其特征在于，第一MOS管P1、第二MOS管P2、第三MOS管N1、第四MOS管N2、第一电流源和第二电流源组成预加重单元，第一MOS管P1的源极、第二MOS管P2的源极接第一电流源，第一MOS管P1的栅极作为控制信号的输入端，第二MOS管P2的栅极作为控制信号VPD的输入端，第一MOS管P1的漏极接负载的第二端，第二MOS管P2的漏极接负载的第一端，第三MOS管N1的源极、第四MOS管N2的源极接第二电流源，第三MOS管N1的栅极作为控制信号的输入端，第四MOS管N2的栅极作为控制信号VPU的输入端，第三MOS管N1的...

【专利技术属性】
技术研发人员：丁浩，龚广伟，刘继斌，刘培国，黄贤俊，徐延林，刘晨曦，查淞，
申请(专利权)人：中国人民解放军国防科技大学，
类型：新型
国别省市：