【技术实现步骤摘要】
一种行译码电路的设计方法及相关设备
[0001]本申请涉及集成电路
，尤其涉及一种行译码电路的设计方法及相关设备。
技术介绍
[0002]存储器作为大规模集成电路的重要部分，能够提高系统的效率，减少功耗以及降低封装成本。在设计阶段，一般可以根据Memory Compiler(存储器编译器)的生成器来生成所需要的存储器，所生成的存储器的面积、功耗、以及速度对用户来说都是非常重要的。要实现生成面积小、功耗低、速度快的存储器编译器，其SRAM(静态随机存取存储器)全局译码电路的版图生成方法就至关重要。SRAM结构主要包括译码电路和存储阵列等。整个SRAM芯片上，占据面积最多的是存储阵列，其次是译码电路。译码电路是用来选择特定行列存储单元的重要结构。
[0003]然而，现有的译码电路采用的是定制化开发的方式，译码电路版图无法复用，不适合用于实现Memory Compiler。
技术实现思路
[0004]本申请实施例提供一种行译码电路的设计方法及相关设备，能够改善现有译码电路定制化开发无法复用的问题。
【技术保护点】
【技术特征摘要】 【专利技术属性】
1.一种行译码电路的设计方法，其特征在于，包括：在电路版图设计环境中，根据译码容量，分别调用一级行译码模块所需的一级译码器结构包、二级行译码模块所需的二级译码器结构包和拼接模块，其中，所述一级译码器结构包包括多种二进制译码器的电路结构，所述二级译码器结构包包括多种逻辑门级连器件的电路结构，所述拼接模块包括拼接连接线；将调用的所述一级译码器结构包中的所述二进制译码器的一级输出端与所述拼接模块的第一拼接连接线电连接，以及将调用的所述二级译码器结构包中的所述逻辑门级连器件的二级输入端与所述拼接模块的第二拼接连接线电连接；将所述第一拼接连接线与所述第二拼接连接线通过打孔形成电连接。2.根据权利要求1所述的行译码电路的设计方法，其特征在于，所述逻辑门级连器件包括至少三个所述二级输入端，每个所述二级输入端用于连接不同的所述二进制译码器对应的所述一级输出端，所述将所述第一拼接连接线与所述第二拼接连接线通过打孔形成电连接，包括：将所述第一拼接连接线与所述第二拼接连接线通过打孔形成电连接，以使至少任意两个所述一级输出端连接于同一个所述逻辑门级连器件。3.根据权利要求2所述的行译码电路的设计方法，其特征在于，所述一级行译码模块包括低位译码器、中位译码器和高位译码器，所述逻辑门级连器件包括三个所述二级输入端，三个所述二级输入端分别连接于所述低位译码器、所述中位译码器和所述高位译码器对应的任一所述一级输出端。4.根据权利要求3所述的行译码电路的设计方法，其特征在于，相邻的两个所述逻辑门级连器件为一个译码器单元，每个所述译码器单元包括第一单元输入端、第二单元输入端、第三单元输入端和第四单元输入端；所述将所述第一拼接连接线与所述第二拼接连接线通过打孔形成电连接，包括：将所述第一拼接连接线与所述第二拼接连接线通过打孔形成电连接，以使所述第一单元输入端电连接于所述低位译码器对应的任一所述一级输出端，所述第二单元输入端电连接于所述中位译码器对应的任一所述一级输出端，所述第三单元输入端电连接于所述高位译码器对应的任一所述一级输出端，所述第四单元输入端电连接于所述低位译码器对应的任一所述一级输出端，所述第四单元输入端与所述第一单元输入端电连接于不同的所述一级输出端。5.根据权利要求1所述的行译码电路的设计方法，其特征在于，所述在电路版图设计环境中，根据译码容量，分别调用一级行译码模块所需的一级译码器结构包、二级行译码模块所需的二级译码器结构包和拼接模块，包括：在所述电路版图设计环境中，在所述译码容量的取值为32的情况下，分别调用一个3线
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8线译码器和一个2线
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4线译码器所对应的所述一级译码器结构包、32个所述逻辑门级连器件对应的所述二级译码器结构包和对应线数的所述拼接模块。6.根据权利要求1所述的行译码电路的设计方法，其特征在于，所述在电路版图设计环境中，根据译码容量，分别调用一级行译码模块所需的一级译码器结构包、二级行译码模块所需的二级译码器结构包和拼接模块，包括：在所述电路版图设计环境中，在所述译码容量的取值在33
技术研发人员：许婷，韩郑生，闫珍珍，郭燕萍，高立博，王成成，卜建辉，刘海南，赵发展，罗家俊，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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