本发明专利技术公开了一种混合半导体器件和包括该混合半导体器件的电子装置，该混合半导体器件包括：中介基板、安装在中介基板上的半导体封装、在封装基板上覆盖半导体芯片的至少一部分并暴露半导体芯片的上表面的模制构件、以及至少部分地围绕半导体封装设置在中介基板的上表面上的加强件。上表面上的加强件。上表面上的加强件。
【技术实现步骤摘要】
混合半导体器件和电子装置
[0001]专利技术构思大体涉及混合半导体器件和包括混合半导体器件的电子装置。更具体地，专利技术构思涉及包括半导体芯片可以安装在其上的球栅阵列(BGA)封装的混合半导体器件、以及包括该混合半导体器件的电子装置。
技术介绍
[0002]BGA封装可以用作电子装置的芯片相关部件，诸如高性能计算系统(HPC)、网络系统、汽车部件等。传统的片上系统(SOC)封装通常以相对厚且昂贵的印刷电路板(PCB)基板为特征，该基板提供了改进的信号完整性。然而，仍然需要提供高性能信号的低成本、相对较薄的BGA封装结构。
技术实现思路
[0003]专利技术构思的实施方式提供了混合半导体器件，其具有减小的总厚度，并且还提供了改善的信号特性。
[0004]专利技术构思的实施方式提供了包括这种混合半导体器件的电子装置。
[0005]根据一些实施方式，一种混合半导体器件包括：中介基板(interposer substrate)；安装在中介基板的上表面上的半导体封装，该半导体封装包括封装基板、安装在封装基板上的半导体芯片、以及在封装基板上覆盖半导体芯片的侧表面并暴露半导体芯片的上表面的模制构件；以及至少部分地围绕半导体封装设置在中介基板上的加强件。
[0006]根据一些实施方式，一种混合半导体器件包括：中介基板；设置在中介基板的上表面上的半导体封装，该半导体封装包括封装基板、安装在封装基板上的半导体芯片、以及在封装基板上覆盖半导体芯片的至少一部分的模制构件；至少部分地围绕半导体封装设置在中介基板上的加强件；设置在半导体封装的下表面和中介基板的上表面之间的封装连接端子；以及设置在中介基板的下表面上的中介连接端子，其中封装连接端子之间的节距小于中介连接端子之间的节距。
[0007]根据一些实施方式，一种电子装置包括：主板；设置在主板上的中介基板；安装在中介基板的上表面上的半导体封装，该半导体封装包括封装基板、安装在封装基板上的半导体芯片、以及在封装基板上覆盖半导体芯片的至少一部分的模制构件；至少部分地围绕半导体封装设置在中介基板的上表面上的加强件；插设在半导体封装的下表面和中介基板的上表面之间的封装连接端子；插设在中介基板的下表面和主板的上表面之间的中介连接端子；以及与半导体封装热接触的散热器。
[0008]根据一些实施方式，一种混合半导体器件可以包括在其上安装作为SOC封装的半导体封装的中介基板、和布置在中介基板上的加强件。半导体封装可以经由封装连接端子被安装和封装在中介基板上，然后，中介基板可以经由中介连接端子被安装在主板上。
[0009]由于中介基板包括高密度印刷电路板(HDI PCB)，因此可以以低成本减小半导体封装和主板之间的电路宽度差异。
[0010]此外，半导体封装的封装基板可以包括无芯基板或芯多层基板。因此，封装基板的厚度(例如，电路层的数量)可以减小，可以使用无芯基板或薄芯PCB，并且可以在其上设置无源器件，以降低噪声、改善信号完整性、改善电源完整性和/或改善电源分配网络(PDN)特性。
附图说明
[0011]通过结合附图考虑以下详细描述，可以更清楚地理解专利技术构思。总的来说，图1至图15中所示的实施方式作为教导专利技术构思的形成和使用的示例被呈现。
[0012]图1是示出根据专利技术构思的实施方式的混合半导体器件10的截面图。
[0013]图2是进一步示出图1的混合半导体器件10的平面图(或俯视图)。
[0014]图3是进一步示出图1中指示的区域
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A
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的放大图。
[0015]图4和图5分别是进一步示出图3中的半导体封装的封装基板的截面图。
[0016]图6、图7、图8、图9、图10、图11、图12和图13(以下统称为“图6至图13”)是相关视图，在一个示例中示出了根据专利技术构思的实施方式的制造混合半导体器件的方法。
[0017]图14和图15分别是示出根据专利技术构思的实施方式的电子装置的截面图。
具体实施方式
[0018]在整个书面描述和附图中，相同的附图标记和标识用于表示相同或相似的元件和/或特征。在整个书面描述中，可以使用某些几何术语来突出关于专利技术构思的某些实施方式的元件、部件和/或特征之间的相对关系。本领域技术人员将认识到，这些几何术语本质上是相对的，在(多个)描述关系上是任意的，和/或针对所示实施方式的(多个)方面。几何术语可以包括，例如：高度/宽度；垂直/水平；顶部/底部；更高/更低；更近/更远；更厚/更薄；近/远；之上/之下；上方/下方；上/下；中心/侧面；周围；盖层/底层；等等。
[0019]图1是示出根据专利技术构思的实施方式的混合半导体器件10的截面图，图2是进一步示出混合半导体器件10的平面图，图3是进一步示出图1中指示的区域
‘
A
’
的放大图，以及图4和图5分别是示出图3中的半导体封装的封装基板的截面图。
[0020]参考图1、图2、图3、图4和图5，混合半导体器件10可以包括中介基板(interposer substrate)100、安装在中介基板100上的半导体封装200以及设置在中介基板100上的至少一个加强件300。在一些实施方式中，混合半导体器件10可以进一步包括以各种方式安装在封装基板210上的第一无源器件250和252和/或以各种方式安装在中介基板100上的第二无源器件400和410。
[0021]在一些实施方式中，混合半导体器件10可以物理连接和/或电连接到主板(未示出)，诸如通常用作电子装置的芯片相关部件的类型，诸如高性能计算系统(HPC)、网络系统、汽车部件等。半导体封装200可以是作为芯片相关部件的SOC封装。在这点上，半导体封装200可以包括半导体芯片220，诸如中央处理单元(CPU)、图形处理单元(GPU)、专用集成电路(ASIC)、SOC等。
[0022]半导体芯片220上的芯片焊盘的尺寸和节距可以非常小，然而主板上的部件安装焊盘的尺寸和节距可以大得多。因此，由于这些尺寸和/或节距差异，可能难以将半导体芯片220与主板直接安装在一起。因此，包括半导体芯片220的半导体封装200可以安装和封装
在中介基板100上。此后，包括安装的半导体封装200的中介基板100可以更容易地安装在主板上。
[0023]在一些实施方式中，安装在中介基板100上的半导体封装200可以包括封装基板210、安装在封装基板210上的半导体芯片220以及至少覆盖封装基板210上的半导体芯片220的模制构件260。
[0024]如图3、图4和图5所示，封装基板210可以被提供为诸如PCB的基板。封装基板210可以是具有上表面210a和相反的下表面210b的基板。这里，封装基板210可以包括无芯基板或芯多层基板。
[0025]在一些实施方式中，如图4所示，封装基板210可以是使用嵌入式迹线基板(embedded trace substrate，ETS)方法形成的无芯基板。例本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种混合半导体器件，包括：中介基板；安装在所述中介基板的上表面上的半导体封装，所述半导体封装包括封装基板、安装在所述封装基板上的半导体芯片、以及在所述封装基板上覆盖所述半导体芯片的侧表面并暴露所述半导体芯片的上表面的模制构件；以及至少部分地围绕所述半导体封装设置在所述中介基板上的加强件。2.根据权利要求1所述的混合半导体器件，其中所述半导体芯片的所述上表面与所述模制构件的上表面共面。3.根据权利要求1所述的混合半导体器件，其中所述封装基板包括无芯基板和芯多层基板中的一个。4.根据权利要求1所述的混合半导体器件，其中所述加强件是围绕所述半导体封装并设置在所述中介基板的外围区域中的四壁结构。5.根据权利要求1所述的混合半导体器件，其中所述中介基板包括芯多层基板。6.根据权利要求1所述的混合半导体器件，其中所述半导体封装还包括安装在所述封装基板的上表面上的第一上无源器件和安装在所述封装基板的下表面上的第一下无源器件中的至少一个。7.根据权利要求6所述的混合半导体器件，其中所述半导体封装还包括设置在所述封装基板的所述下表面上的封装连接端子，并且所述第一下无源器件的高度小于所述封装连接端子的高度。8.根据权利要求7所述的混合半导体器件，进一步包括：安装在所述中介基板的所述上表面上的第二上无源器件和安装在所述中介基板的下表面上的第二下无源器件中的至少一个；以及设置在所述中介基板的所述下表面上的中介连接端子。9.根据权利要求8所述的混合半导体器件，其中所述封装连接端子之间的节距小于所述中介连接端子之间的节距。10.根据权利要求1所述的混合半导体器件，其中所述半导体封装相对于所述中介基板的上表面具有第一高度，并且所述加强件相对于所述中介基板的所述上表面具有不同于所述第一高度的第二高度。11.一种混合半导体器件，包括：中介基板；设置在所述中介基板的上表面上的半导体封装，所述半导体封装包括封装基板、安装在所述封装基板上的半导体芯...
【专利技术属性】
技术研发人员：权兴奎，朴浚曙，李稀裼，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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